--- /srv/reproducible-results/rbuild-debian/r-b-build.XiQhpyFJ/b1/yosys_0.51-1_arm64.changes
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├── Files
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│ d3dfefd6c02b46d197b3e08f2b1399c0 5346224 electronics optional yosys_0.51-1_arm64.deb
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│ │ │ ├── ./usr/bin/yosys-config
│ │ │ │ @@ -4,15 +4,15 @@
│ │ │ │ {
│ │ │ │ echo ""
│ │ │ │ echo "Usage: $0 [--exec] [--prefix pf] args.."
│ │ │ │ echo " $0 --build modname.so cppsources.."
│ │ │ │ echo ""
│ │ │ │ echo "Replacement args:"
│ │ │ │ echo " --cxx g++"
│ │ │ │ - echo " --cxxflags $( echo '-g -O2 -flto=auto -ffat-lto-objects -fstack-protector-strong -fstack-clash-protection -Wformat -Werror=format-security -mbranch-protection=standard -Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER=' | fmt -w60 | sed ':a;N;$!ba;s/\n/ \\\n /g' )"
│ │ │ │ + echo " --cxxflags $( echo '-g -O2 -flto=auto -ffat-lto-objects -fstack-protector-strong -fstack-clash-protection -Wformat -Werror=format-security -mbranch-protection=standard -Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER=@CXXFLAGS@.51 -DYOSYS_MAJOR=0 -DYOSYS_MINOR=51 -DYOSYS_COMMIT=0.51 -std=c++17 -O3 -DYOSYS_ENABLE_READLINE -DYOSYS_ENABLE_PLUGINS -DYOSYS_ENABLE_GLOB -DYOSYS_ENABLE_ZLIB -I/usr/include/tcl8.6 -DYOSYS_ENABLE_TCL -DYOSYS_ENABLE_ABC -DYOSYS_ENABLE_COVER' | fmt -w60 | sed ':a;N;$!ba;s/\n/ \\\n /g' )"
│ │ │ │ echo " --linkflags -rdynamic"
│ │ │ │ echo " --ldflags (alias of --linkflags)"
│ │ │ │ echo " --libs -lstdc++ -lm -lrt -lreadline -lffi -ldl -lz -ltcl8.6 -ltclstub8.6"
│ │ │ │ echo " --ldlibs (alias of --libs)"
│ │ │ │ echo " --bindir /usr/bin"
│ │ │ │ echo " --datdir /usr/share/yosys"
│ │ │ │ echo ""
│ │ │ │ @@ -60,15 +60,15 @@
│ │ │ │ get_prefix=false
│ │ │ │ continue
│ │ │ │ fi
│ │ │ │ case "$opt" in
│ │ │ │ "$prefix"cxx)
│ │ │ │ tokens=( "${tokens[@]}" g++ ) ;;
│ │ │ │ "$prefix"cxxflags)
│ │ │ │ - tokens=( "${tokens[@]}" -g -O2 -flto=auto -ffat-lto-objects -fstack-protector-strong -fstack-clash-protection -Wformat -Werror=format-security -mbranch-protection=standard -Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER= ) ;;
│ │ │ │ + tokens=( "${tokens[@]}" -g -O2 -flto=auto -ffat-lto-objects -fstack-protector-strong -fstack-clash-protection -Wformat -Werror=format-security -mbranch-protection=standard -Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER=@CXXFLAGS@.51 -DYOSYS_MAJOR=0 -DYOSYS_MINOR=51 -DYOSYS_COMMIT=0.51 -std=c++17 -O3 -DYOSYS_ENABLE_READLINE -DYOSYS_ENABLE_PLUGINS -DYOSYS_ENABLE_GLOB -DYOSYS_ENABLE_ZLIB -I/usr/include/tcl8.6 -DYOSYS_ENABLE_TCL -DYOSYS_ENABLE_ABC -DYOSYS_ENABLE_COVER ) ;;
│ │ │ │ "$prefix"linkflags)
│ │ │ │ tokens=( "${tokens[@]}" -rdynamic ) ;;
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│ │ │ │ tokens=( "${tokens[@]}" -rdynamic ) ;;
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├── yosys-doc_0.51-1_all.deb
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│ │ ├── control.tar
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│ │ │ │ Package: yosys-doc
│ │ │ │ Source: yosys
│ │ │ │ Version: 0.51-1
│ │ │ │ Architecture: all
│ │ │ │ Maintainer: Debian Science Maintainers <debian-science-maintainers@lists.alioth.debian.org>
│ │ │ │ -Installed-Size: 3035
│ │ │ │ +Installed-Size: 3036
│ │ │ │ Suggests: yosys
│ │ │ │ Section: doc
│ │ │ │ Priority: optional
│ │ │ │ Multi-Arch: foreign
│ │ │ │ Homepage: https://github.com/YosysHQ/yosys
│ │ │ │ Description: Framework for Verilog RTL synthesis (documentation)
│ │ │ │ Yosys is a framework for Verilog RTL synthesis. It currently has extensive
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│ │ │ │ ├── ./md5sums
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│ │ │ ├── ./usr/share/doc/yosys/yosyshqyosys.pdf
│ │ │ │ ├── pdftotext {} -
│ │ │ │ │ @@ -198,370 +198,370 @@
│ │ │ │ │ 8
│ │ │ │ │
│ │ │ │ │ Auxiliary programs
│ │ │ │ │ 225
│ │ │ │ │ 8.1 yosys-config . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
│ │ │ │ │ 8.2 yosys-filterlib . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
│ │ │ │ │ 8.3 yosys-abc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
│ │ │ │ │ -8.4 yosys-smtbmc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
│ │ │ │ │ +8.4 yosys-smtbmc . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
│ │ │ │ │ 8.5 yosys-witness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
│ │ │ │ │
│ │ │ │ │ 9
│ │ │ │ │
│ │ │ │ │ Internal cell library
│ │ │ │ │ -231
│ │ │ │ │ -9.1 Word-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
│ │ │ │ │ -9.1.1 Unary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
│ │ │ │ │ -9.1.2 Binary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
│ │ │ │ │ -9.1.3 Multiplexers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
│ │ │ │ │ -9.1.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
│ │ │ │ │ -9.1.5 Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
│ │ │ │ │ -9.1.6 Finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
│ │ │ │ │ -9.1.7 Coarse arithmetics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
│ │ │ │ │ -9.1.8 Arbitrary logic functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
│ │ │ │ │ -9.1.9 Specify rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
│ │ │ │ │ +233
│ │ │ │ │ +9.1 Word-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
│ │ │ │ │ +9.1.1 Unary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
│ │ │ │ │ +9.1.2 Binary operators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
│ │ │ │ │ +9.1.3 Multiplexers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
│ │ │ │ │ +9.1.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
│ │ │ │ │ +9.1.5 Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
│ │ │ │ │ +9.1.6 Finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
│ │ │ │ │ +9.1.7 Coarse arithmetics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
│ │ │ │ │ +9.1.8 Arbitrary logic functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
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│ │ │ │ │ iii
│ │ │ │ │
│ │ │ │ │ 9.2
│ │ │ │ │
│ │ │ │ │ 9.3
│ │ │ │ │
│ │ │ │ │ -9.1.10 Formal verification cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
│ │ │ │ │ -9.1.11 Debugging cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
│ │ │ │ │ -9.1.12 Wire cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
│ │ │ │ │ -Gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
│ │ │ │ │ -9.2.1 Combinatorial cells (simple) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
│ │ │ │ │ -9.2.2 Combinatorial cells (combined) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
│ │ │ │ │ -9.2.3 Flip-flop cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
│ │ │ │ │ -9.2.4 Latch cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
│ │ │ │ │ -9.2.5 Other gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
│ │ │ │ │ -Cell properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
│ │ │ │ │ +9.1.10 Formal verification cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
│ │ │ │ │ +9.1.11 Debugging cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
│ │ │ │ │ +9.1.12 Wire cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
│ │ │ │ │ +Gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
│ │ │ │ │ +9.2.1 Combinatorial cells (simple) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
│ │ │ │ │ +9.2.2 Combinatorial cells (combined) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
│ │ │ │ │ +9.2.3 Flip-flop cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
│ │ │ │ │ +9.2.4 Latch cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
│ │ │ │ │ +9.2.5 Other gate-level cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
│ │ │ │ │ +Cell properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
│ │ │ │ │
│ │ │ │ │ 10 Command line reference
│ │ │ │ │ -387
│ │ │ │ │ -10.1 Yosys environment variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
│ │ │ │ │ -10.2 abc - use ABC for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
│ │ │ │ │ -10.3 abc9 - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
│ │ │ │ │ -10.4 abc9_exe - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . 395
│ │ │ │ │ -10.5 abc9_ops - helper functions for ABC9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
│ │ │ │ │ -10.6 abc_new - (experimental) use ABC for SC technology mapping (new) . . . . . . . . . . . . . 399
│ │ │ │ │ -10.7 abstract - replace signals with abstract values during formal verification . . . . . . . . . . . . 400
│ │ │ │ │ -10.8 add - add objects to the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
│ │ │ │ │ -10.9 aigmap - map logic to and-inverter-graph circuit . . . . . . . . . . . . . . . . . . . . . . . . . 402
│ │ │ │ │ -10.10 alumacc - extract ALU and MACC cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402
│ │ │ │ │ -10.11 anlogic_eqn - Anlogic: Calculate equations for luts . . . . . . . . . . . . . . . . . . . . . . . 402
│ │ │ │ │ -10.12 anlogic_fixcarry - Anlogic: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
│ │ │ │ │ -10.13 assertpmux - adds asserts for parallel muxes . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
│ │ │ │ │ -10.14 async2sync - convert async FF inputs to sync circuits . . . . . . . . . . . . . . . . . . . . . . 403
│ │ │ │ │ -10.15 attrmap - renaming attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
│ │ │ │ │ -10.16 attrmvcp - move or copy attributes from wires to driving cells . . . . . . . . . . . . . . . . . 404
│ │ │ │ │ -10.17 autoname - automatically assign names to objects . . . . . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ -10.18 blackbox - convert modules into blackbox modules . . . . . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ -10.19 bmuxmap - transform $bmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ -10.20 booth - map $mul cells to Booth multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ -10.21 box_derive - derive box modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406
│ │ │ │ │ -10.22 bufnorm - (experimental) convert design into buffered-normalized form . . . . . . . . . . . . 406
│ │ │ │ │ -10.23 bugpoint - minimize testcases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
│ │ │ │ │ -10.24 bwmuxmap - replace $bwmux cells with equivalent logic . . . . . . . . . . . . . . . . . . . . . 409
│ │ │ │ │ -10.25 cd - a shortcut for ‘select -module <name>’ . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
│ │ │ │ │ -10.26 cellmatch - match cells to their targets in cell library . . . . . . . . . . . . . . . . . . . . . . 410
│ │ │ │ │ -10.27 check - check for obvious problems in the design . . . . . . . . . . . . . . . . . . . . . . . . . 410
│ │ │ │ │ -10.28 chformal - change formal constraints of the design . . . . . . . . . . . . . . . . . . . . . . . . 411
│ │ │ │ │ -10.29 chparam - re-evaluate modules with new parameters . . . . . . . . . . . . . . . . . . . . . . . 412
│ │ │ │ │ -10.30 chtype - change type of cells in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
│ │ │ │ │ -10.31 clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
│ │ │ │ │ -10.32 clean_zerowidth - clean zero-width connections from the design . . . . . . . . . . . . . . . . 413
│ │ │ │ │ -10.33 clk2fflogic - convert clocked FFs to generic $ff cells . . . . . . . . . . . . . . . . . . . . . . . . 413
│ │ │ │ │ -10.34 clkbufmap - insert clock buffers on clock networks . . . . . . . . . . . . . . . . . . . . . . . . 413
│ │ │ │ │ -10.35 clockgate - extract clock gating out of flip flops . . . . . . . . . . . . . . . . . . . . . . . . . . 414
│ │ │ │ │ -10.36 connect - create or remove connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
│ │ │ │ │ -10.37 connect_rpc - connect to RPC frontend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
│ │ │ │ │ -10.38 connwrappers - match width of input-output port pairs . . . . . . . . . . . . . . . . . . . . . 416
│ │ │ │ │ -10.39 coolrunner2_fixup - insert necessary buffer cells for CoolRunner-II architecture . . . . . . . . 417
│ │ │ │ │ -10.40 coolrunner2_sop - break $sop cells into ANDTERM/ORTERM cells . . . . . . . . . . . . . . 417
│ │ │ │ │ -10.41 copy - copy modules in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
│ │ │ │ │ -10.42 cover - print code coverage counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
│ │ │ │ │ +389
│ │ │ │ │ +10.1 Yosys environment variables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
│ │ │ │ │ +10.2 abc - use ABC for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
│ │ │ │ │ +10.3 abc9 - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
│ │ │ │ │ +10.4 abc9_exe - use ABC9 for technology mapping . . . . . . . . . . . . . . . . . . . . . . . . . . 397
│ │ │ │ │ +10.5 abc9_ops - helper functions for ABC9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
│ │ │ │ │ +10.6 abc_new - (experimental) use ABC for SC technology mapping (new) . . . . . . . . . . . . . 401
│ │ │ │ │ +10.7 abstract - replace signals with abstract values during formal verification . . . . . . . . . . . . 402
│ │ │ │ │ +10.8 add - add objects to the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
│ │ │ │ │ +10.9 aigmap - map logic to and-inverter-graph circuit . . . . . . . . . . . . . . . . . . . . . . . . . 404
│ │ │ │ │ +10.10 alumacc - extract ALU and MACC cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
│ │ │ │ │ +10.11 anlogic_eqn - Anlogic: Calculate equations for luts . . . . . . . . . . . . . . . . . . . . . . . 404
│ │ │ │ │ +10.12 anlogic_fixcarry - Anlogic: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ +10.13 assertpmux - adds asserts for parallel muxes . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ +10.14 async2sync - convert async FF inputs to sync circuits . . . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ +10.15 attrmap - renaming attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
│ │ │ │ │ +10.16 attrmvcp - move or copy attributes from wires to driving cells . . . . . . . . . . . . . . . . . 406
│ │ │ │ │ +10.17 autoname - automatically assign names to objects . . . . . . . . . . . . . . . . . . . . . . . . 407
│ │ │ │ │ +10.18 blackbox - convert modules into blackbox modules . . . . . . . . . . . . . . . . . . . . . . . . 407
│ │ │ │ │ +10.19 bmuxmap - transform $bmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . 407
│ │ │ │ │ +10.20 booth - map $mul cells to Booth multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
│ │ │ │ │ +10.21 box_derive - derive box modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
│ │ │ │ │ +10.22 bufnorm - (experimental) convert design into buffered-normalized form . . . . . . . . . . . . 408
│ │ │ │ │ +10.23 bugpoint - minimize testcases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
│ │ │ │ │ +10.24 bwmuxmap - replace $bwmux cells with equivalent logic . . . . . . . . . . . . . . . . . . . . . 411
│ │ │ │ │ +10.25 cd - a shortcut for ‘select -module <name>’ . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
│ │ │ │ │ +10.26 cellmatch - match cells to their targets in cell library . . . . . . . . . . . . . . . . . . . . . . 412
│ │ │ │ │ +10.27 check - check for obvious problems in the design . . . . . . . . . . . . . . . . . . . . . . . . . 412
│ │ │ │ │ +10.28 chformal - change formal constraints of the design . . . . . . . . . . . . . . . . . . . . . . . . 413
│ │ │ │ │ +10.29 chparam - re-evaluate modules with new parameters . . . . . . . . . . . . . . . . . . . . . . . 414
│ │ │ │ │ +10.30 chtype - change type of cells in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
│ │ │ │ │ +10.31 clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
│ │ │ │ │ +10.32 clean_zerowidth - clean zero-width connections from the design . . . . . . . . . . . . . . . . 415
│ │ │ │ │ +10.33 clk2fflogic - convert clocked FFs to generic $ff cells . . . . . . . . . . . . . . . . . . . . . . . . 415
│ │ │ │ │ +10.34 clkbufmap - insert clock buffers on clock networks . . . . . . . . . . . . . . . . . . . . . . . . 415
│ │ │ │ │ +10.35 clockgate - extract clock gating out of flip flops . . . . . . . . . . . . . . . . . . . . . . . . . . 416
│ │ │ │ │ +10.36 connect - create or remove connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
│ │ │ │ │ +10.37 connect_rpc - connect to RPC frontend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
│ │ │ │ │ +10.38 connwrappers - match width of input-output port pairs . . . . . . . . . . . . . . . . . . . . . 418
│ │ │ │ │ +10.39 coolrunner2_fixup - insert necessary buffer cells for CoolRunner-II architecture . . . . . . . . 419
│ │ │ │ │ +10.40 coolrunner2_sop - break $sop cells into ANDTERM/ORTERM cells . . . . . . . . . . . . . . 419
│ │ │ │ │ +10.41 copy - copy modules in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
│ │ │ │ │ +10.42 cover - print code coverage counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
│ │ │ │ │
│ │ │ │ │ iv
│ │ │ │ │
│ │ │ │ │ - 10.43 cutpoint - adds formal cut points to the design . . . . . . . . . . . . . . . . . . . . . . . . . . 418
│ │ │ │ │ -10.44 debug - run command with debug log messages enabled . . . . . . . . . . . . . . . . . . . . . 418
│ │ │ │ │ -10.45 delete - delete objects in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
│ │ │ │ │ -10.46 deminout - demote inout ports to input or output . . . . . . . . . . . . . . . . . . . . . . . . 419
│ │ │ │ │ -10.47 demuxmap - transform $demux cells to $eq + $mux cells . . . . . . . . . . . . . . . . . . . . 419
│ │ │ │ │ -10.48 design - save, restore and reset current design . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
│ │ │ │ │ -10.49 dffinit - set INIT param on FF cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
│ │ │ │ │ -10.50 dfflegalize - convert FFs to types supported by the target . . . . . . . . . . . . . . . . . . . . 421
│ │ │ │ │ -10.51 dfflibmap - technology mapping of flip-flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
│ │ │ │ │ -10.52 dffunmap - unmap clock enable and synchronous reset from FFs . . . . . . . . . . . . . . . . 423
│ │ │ │ │ -10.53 dft_tag - create tagging logic for data flow tracking . . . . . . . . . . . . . . . . . . . . . . . 423
│ │ │ │ │ -10.54 dump - print parts of the design in RTLIL format . . . . . . . . . . . . . . . . . . . . . . . . 424
│ │ │ │ │ -10.55 echo - turning echoing back of commands on and off . . . . . . . . . . . . . . . . . . . . . . . 424
│ │ │ │ │ -10.56 edgetypes - list all types of edges in selection . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
│ │ │ │ │ -10.57 efinix_fixcarry - Efinix: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
│ │ │ │ │ -10.58 equiv_add - add a $equiv cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
│ │ │ │ │ -10.59 equiv_induct - proving $equiv cells using temporal induction . . . . . . . . . . . . . . . . . . 425
│ │ │ │ │ -10.60 equiv_make - prepare a circuit for equivalence checking . . . . . . . . . . . . . . . . . . . . . 426
│ │ │ │ │ -10.61 equiv_mark - mark equivalence checking regions . . . . . . . . . . . . . . . . . . . . . . . . . 426
│ │ │ │ │ -10.62 equiv_miter - extract miter from equiv circuit . . . . . . . . . . . . . . . . . . . . . . . . . . 426
│ │ │ │ │ -10.63 equiv_opt - prove equivalence for optimized circuit . . . . . . . . . . . . . . . . . . . . . . . 427
│ │ │ │ │ -10.64 equiv_purge - purge equivalence checking module . . . . . . . . . . . . . . . . . . . . . . . . 428
│ │ │ │ │ -10.65 equiv_remove - remove $equiv cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
│ │ │ │ │ -10.66 equiv_simple - try proving simple $equiv instances . . . . . . . . . . . . . . . . . . . . . . . 429
│ │ │ │ │ -10.67 equiv_status - print status of equivalent checking module . . . . . . . . . . . . . . . . . . . . 429
│ │ │ │ │ -10.68 equiv_struct - structural equivalence checking . . . . . . . . . . . . . . . . . . . . . . . . . . 429
│ │ │ │ │ -10.69 eval - evaluate the circuit given an input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
│ │ │ │ │ -10.70 example_dt - drivertools example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
│ │ │ │ │ -10.71 exec - execute commands in the operating system shell . . . . . . . . . . . . . . . . . . . . . 431
│ │ │ │ │ -10.72 expose - convert internal signals to module ports . . . . . . . . . . . . . . . . . . . . . . . . . 431
│ │ │ │ │ -10.73 extract - find subcircuits and replace them with cells . . . . . . . . . . . . . . . . . . . . . . 432
│ │ │ │ │ -10.74 extract_counter - Extract GreenPak4 counter cells . . . . . . . . . . . . . . . . . . . . . . . . 434
│ │ │ │ │ -10.75 extract_fa - find and extract full/half adders . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
│ │ │ │ │ -10.76 extract_reduce - converts gate chains into $reduce_* cells . . . . . . . . . . . . . . . . . . . 435
│ │ │ │ │ -10.77 extractinv - extract explicit inverter cells for invertible cell pins . . . . . . . . . . . . . . . . . 435
│ │ │ │ │ -10.78 flatten - flatten design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
│ │ │ │ │ -10.79 flowmap - pack LUTs with FlowMap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
│ │ │ │ │ -10.80 fmcombine - combine two instances of a cell into one . . . . . . . . . . . . . . . . . . . . . . . 437
│ │ │ │ │ -10.81 fminit - set init values/sequences for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
│ │ │ │ │ -10.82 formalff - prepare FFs for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
│ │ │ │ │ -10.83 freduce - perform functional reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
│ │ │ │ │ -10.84 fsm - extract and optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . 440
│ │ │ │ │ -10.85 fsm_detect - finding FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
│ │ │ │ │ -10.86 fsm_expand - expand FSM cells by merging logic into it . . . . . . . . . . . . . . . . . . . . 441
│ │ │ │ │ -10.87 fsm_export - exporting FSMs to KISS2 files . . . . . . . . . . . . . . . . . . . . . . . . . . . 441
│ │ │ │ │ -10.88 fsm_extract - extracting FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
│ │ │ │ │ -10.89 fsm_info - print information on finite state machines . . . . . . . . . . . . . . . . . . . . . . 442
│ │ │ │ │ -10.90 fsm_map - mapping FSMs to basic logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
│ │ │ │ │ -10.91 fsm_opt - optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
│ │ │ │ │ -10.92 fsm_recode - recoding finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
│ │ │ │ │ -10.93 fst2tb - generate testbench out of fst file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
│ │ │ │ │ -10.94 future - resolve future sampled value functions . . . . . . . . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ -10.95 gatemate_foldinv - fold inverters into Gatemate LUT trees . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ -10.96 glift - create GLIFT models and optimization problems . . . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ + 10.43 cutpoint - adds formal cut points to the design . . . . . . . . . . . . . . . . . . . . . . . . . . 420
│ │ │ │ │ +10.44 debug - run command with debug log messages enabled . . . . . . . . . . . . . . . . . . . . . 420
│ │ │ │ │ +10.45 delete - delete objects in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
│ │ │ │ │ +10.46 deminout - demote inout ports to input or output . . . . . . . . . . . . . . . . . . . . . . . . 421
│ │ │ │ │ +10.47 demuxmap - transform $demux cells to $eq + $mux cells . . . . . . . . . . . . . . . . . . . . 421
│ │ │ │ │ +10.48 design - save, restore and reset current design . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
│ │ │ │ │ +10.49 dffinit - set INIT param on FF cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
│ │ │ │ │ +10.50 dfflegalize - convert FFs to types supported by the target . . . . . . . . . . . . . . . . . . . . 423
│ │ │ │ │ +10.51 dfflibmap - technology mapping of flip-flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
│ │ │ │ │ +10.52 dffunmap - unmap clock enable and synchronous reset from FFs . . . . . . . . . . . . . . . . 425
│ │ │ │ │ +10.53 dft_tag - create tagging logic for data flow tracking . . . . . . . . . . . . . . . . . . . . . . . 425
│ │ │ │ │ +10.54 dump - print parts of the design in RTLIL format . . . . . . . . . . . . . . . . . . . . . . . . 426
│ │ │ │ │ +10.55 echo - turning echoing back of commands on and off . . . . . . . . . . . . . . . . . . . . . . . 426
│ │ │ │ │ +10.56 edgetypes - list all types of edges in selection . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
│ │ │ │ │ +10.57 efinix_fixcarry - Efinix: fix carry chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
│ │ │ │ │ +10.58 equiv_add - add a $equiv cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
│ │ │ │ │ +10.59 equiv_induct - proving $equiv cells using temporal induction . . . . . . . . . . . . . . . . . . 427
│ │ │ │ │ +10.60 equiv_make - prepare a circuit for equivalence checking . . . . . . . . . . . . . . . . . . . . . 428
│ │ │ │ │ +10.61 equiv_mark - mark equivalence checking regions . . . . . . . . . . . . . . . . . . . . . . . . . 428
│ │ │ │ │ +10.62 equiv_miter - extract miter from equiv circuit . . . . . . . . . . . . . . . . . . . . . . . . . . 428
│ │ │ │ │ +10.63 equiv_opt - prove equivalence for optimized circuit . . . . . . . . . . . . . . . . . . . . . . . 429
│ │ │ │ │ +10.64 equiv_purge - purge equivalence checking module . . . . . . . . . . . . . . . . . . . . . . . . 430
│ │ │ │ │ +10.65 equiv_remove - remove $equiv cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
│ │ │ │ │ +10.66 equiv_simple - try proving simple $equiv instances . . . . . . . . . . . . . . . . . . . . . . . 431
│ │ │ │ │ +10.67 equiv_status - print status of equivalent checking module . . . . . . . . . . . . . . . . . . . . 431
│ │ │ │ │ +10.68 equiv_struct - structural equivalence checking . . . . . . . . . . . . . . . . . . . . . . . . . . 431
│ │ │ │ │ +10.69 eval - evaluate the circuit given an input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
│ │ │ │ │ +10.70 example_dt - drivertools example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
│ │ │ │ │ +10.71 exec - execute commands in the operating system shell . . . . . . . . . . . . . . . . . . . . . 433
│ │ │ │ │ +10.72 expose - convert internal signals to module ports . . . . . . . . . . . . . . . . . . . . . . . . . 433
│ │ │ │ │ +10.73 extract - find subcircuits and replace them with cells . . . . . . . . . . . . . . . . . . . . . . 434
│ │ │ │ │ +10.74 extract_counter - Extract GreenPak4 counter cells . . . . . . . . . . . . . . . . . . . . . . . . 436
│ │ │ │ │ +10.75 extract_fa - find and extract full/half adders . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
│ │ │ │ │ +10.76 extract_reduce - converts gate chains into $reduce_* cells . . . . . . . . . . . . . . . . . . . 437
│ │ │ │ │ +10.77 extractinv - extract explicit inverter cells for invertible cell pins . . . . . . . . . . . . . . . . . 437
│ │ │ │ │ +10.78 flatten - flatten design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
│ │ │ │ │ +10.79 flowmap - pack LUTs with FlowMap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
│ │ │ │ │ +10.80 fmcombine - combine two instances of a cell into one . . . . . . . . . . . . . . . . . . . . . . . 439
│ │ │ │ │ +10.81 fminit - set init values/sequences for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
│ │ │ │ │ +10.82 formalff - prepare FFs for formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
│ │ │ │ │ +10.83 freduce - perform functional reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441
│ │ │ │ │ +10.84 fsm - extract and optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . 442
│ │ │ │ │ +10.85 fsm_detect - finding FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
│ │ │ │ │ +10.86 fsm_expand - expand FSM cells by merging logic into it . . . . . . . . . . . . . . . . . . . . 443
│ │ │ │ │ +10.87 fsm_export - exporting FSMs to KISS2 files . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
│ │ │ │ │ +10.88 fsm_extract - extracting FSMs in design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ +10.89 fsm_info - print information on finite state machines . . . . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ +10.90 fsm_map - mapping FSMs to basic logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ +10.91 fsm_opt - optimize finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ +10.92 fsm_recode - recoding finite state machines . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
│ │ │ │ │ +10.93 fst2tb - generate testbench out of fst file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
│ │ │ │ │ +10.94 future - resolve future sampled value functions . . . . . . . . . . . . . . . . . . . . . . . . . . 446
│ │ │ │ │ +10.95 gatemate_foldinv - fold inverters into Gatemate LUT trees . . . . . . . . . . . . . . . . . . . 446
│ │ │ │ │ +10.96 glift - create GLIFT models and optimization problems . . . . . . . . . . . . . . . . . . . . . 446
│ │ │ │ │
│ │ │ │ │ v
│ │ │ │ │
│ │ │ │ │ - 10.97 greenpak4_dffinv - merge greenpak4 inverters and DFF/latches . . . . . . . . . . . . . . . . 446
│ │ │ │ │ -10.98 help - display help messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
│ │ │ │ │ -10.99 hierarchy - check, expand and clean up design hierarchy . . . . . . . . . . . . . . . . . . . . . 446
│ │ │ │ │ -10.100hilomap - technology mapping of constant hi- and/or lo-drivers . . . . . . . . . . . . . . . . . 448
│ │ │ │ │ -10.101history - show last interactive commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
│ │ │ │ │ -10.102ice40_braminit - iCE40: perform SB_RAM40_4K initialization from file . . . . . . . . . . . 448
│ │ │ │ │ -10.103ice40_dsp - iCE40: map multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
│ │ │ │ │ -10.104ice40_opt - iCE40: perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . 449
│ │ │ │ │ -10.105ice40_wrapcarry - iCE40: wrap carries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
│ │ │ │ │ -10.106insbuf - insert buffer cells for connected wires . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
│ │ │ │ │ -10.107internal_stats - print internal statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
│ │ │ │ │ -10.108iopadmap - technology mapping of i/o pads (or buffers) . . . . . . . . . . . . . . . . . . . . . 450
│ │ │ │ │ -10.109jny - write design and metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
│ │ │ │ │ -10.110json - write design in JSON format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
│ │ │ │ │ -10.111keep_hierarchy - selectively add the keep_hierarchy attribute . . . . . . . . . . . . . . . . . 452
│ │ │ │ │ -10.112lattice_gsr - Lattice: handle GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
│ │ │ │ │ -10.113license - print license terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
│ │ │ │ │ -10.114log - print text and log files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
│ │ │ │ │ -10.115logger - set logger properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
│ │ │ │ │ -10.116ls - list modules or objects in modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
│ │ │ │ │ -10.117ltp - print longest topological path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
│ │ │ │ │ -10.118lut2mux - convert $lut to $_MUX_ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
│ │ │ │ │ -10.119maccmap - mapping macc cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
│ │ │ │ │ -10.120memory - translate memories to basic cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
│ │ │ │ │ -10.121memory_bmux2rom - convert muxes to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . 456
│ │ │ │ │ -10.122memory_bram - map memories to block rams . . . . . . . . . . . . . . . . . . . . . . . . . . 456
│ │ │ │ │ -10.123memory_collect - creating multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 458
│ │ │ │ │ -10.124memory_dff - merge input/output DFFs into memory read ports . . . . . . . . . . . . . . . 458
│ │ │ │ │ -10.125memory_libmap - map memories to cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
│ │ │ │ │ -10.126memory_map - translate multiport memories to basic cells . . . . . . . . . . . . . . . . . . . 459
│ │ │ │ │ -10.127memory_memx - emulate vlog sim behavior for mem ports . . . . . . . . . . . . . . . . . . . 460
│ │ │ │ │ -10.128memory_narrow - split up wide memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . 460
│ │ │ │ │ -10.129memory_nordff - extract read port FFs from memories . . . . . . . . . . . . . . . . . . . . . 460
│ │ │ │ │ -10.130memory_share - consolidate memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
│ │ │ │ │ -10.131memory_unpack - unpack multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 461
│ │ │ │ │ -10.132microchip_dffopt - MICROCHIP: optimize FF control signal usage . . . . . . . . . . . . . . 461
│ │ │ │ │ -10.133microchip_dsp - MICROCHIP: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . 461
│ │ │ │ │ -10.134miter - automatically create a miter circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
│ │ │ │ │ -10.135mutate - generate or apply design mutations . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
│ │ │ │ │ -10.136muxcover - cover trees of MUX cells with wider MUXes . . . . . . . . . . . . . . . . . . . . . 464
│ │ │ │ │ -10.137muxpack - $mux/$pmux cascades to $pmux . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
│ │ │ │ │ -10.138nlutmap - map to LUTs of different sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
│ │ │ │ │ -10.139nx_carry - NanoXplore: create carry cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
│ │ │ │ │ -10.140onehot - optimize $eq cells for onehot signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
│ │ │ │ │ -10.141opt - perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
│ │ │ │ │ -10.142opt_clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
│ │ │ │ │ -10.143opt_demorgan - Optimize reductions with DeMorgan equivalents . . . . . . . . . . . . . . . 467
│ │ │ │ │ -10.144opt_dff - perform DFF optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
│ │ │ │ │ -10.145opt_expr - perform const folding and simple expression rewriting . . . . . . . . . . . . . . . 468
│ │ │ │ │ -10.146opt_ffinv - push inverters through FFs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
│ │ │ │ │ -10.147opt_lut - optimize LUT cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
│ │ │ │ │ -10.148opt_lut_ins - discard unused LUT inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
│ │ │ │ │ -10.149opt_mem - optimize memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
│ │ │ │ │ -10.150opt_mem_feedback - convert memory read-to-write port feedback paths to write enables . . 470
│ │ │ │ │ + 10.97 greenpak4_dffinv - merge greenpak4 inverters and DFF/latches . . . . . . . . . . . . . . . . 448
│ │ │ │ │ +10.98 help - display help messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
│ │ │ │ │ +10.99 hierarchy - check, expand and clean up design hierarchy . . . . . . . . . . . . . . . . . . . . . 448
│ │ │ │ │ +10.100hilomap - technology mapping of constant hi- and/or lo-drivers . . . . . . . . . . . . . . . . . 450
│ │ │ │ │ +10.101history - show last interactive commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
│ │ │ │ │ +10.102ice40_braminit - iCE40: perform SB_RAM40_4K initialization from file . . . . . . . . . . . 450
│ │ │ │ │ +10.103ice40_dsp - iCE40: map multipliers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
│ │ │ │ │ +10.104ice40_opt - iCE40: perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . 451
│ │ │ │ │ +10.105ice40_wrapcarry - iCE40: wrap carries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
│ │ │ │ │ +10.106insbuf - insert buffer cells for connected wires . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
│ │ │ │ │ +10.107internal_stats - print internal statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
│ │ │ │ │ +10.108iopadmap - technology mapping of i/o pads (or buffers) . . . . . . . . . . . . . . . . . . . . . 452
│ │ │ │ │ +10.109jny - write design and metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
│ │ │ │ │ +10.110json - write design in JSON format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
│ │ │ │ │ +10.111keep_hierarchy - selectively add the keep_hierarchy attribute . . . . . . . . . . . . . . . . . 454
│ │ │ │ │ +10.112lattice_gsr - Lattice: handle GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
│ │ │ │ │ +10.113license - print license terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
│ │ │ │ │ +10.114log - print text and log files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
│ │ │ │ │ +10.115logger - set logger properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
│ │ │ │ │ +10.116ls - list modules or objects in modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
│ │ │ │ │ +10.117ltp - print longest topological path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
│ │ │ │ │ +10.118lut2mux - convert $lut to $_MUX_ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
│ │ │ │ │ +10.119maccmap - mapping macc cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
│ │ │ │ │ +10.120memory - translate memories to basic cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
│ │ │ │ │ +10.121memory_bmux2rom - convert muxes to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . 458
│ │ │ │ │ +10.122memory_bram - map memories to block rams . . . . . . . . . . . . . . . . . . . . . . . . . . 458
│ │ │ │ │ +10.123memory_collect - creating multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 460
│ │ │ │ │ +10.124memory_dff - merge input/output DFFs into memory read ports . . . . . . . . . . . . . . . 460
│ │ │ │ │ +10.125memory_libmap - map memories to cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
│ │ │ │ │ +10.126memory_map - translate multiport memories to basic cells . . . . . . . . . . . . . . . . . . . 461
│ │ │ │ │ +10.127memory_memx - emulate vlog sim behavior for mem ports . . . . . . . . . . . . . . . . . . . 462
│ │ │ │ │ +10.128memory_narrow - split up wide memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . 462
│ │ │ │ │ +10.129memory_nordff - extract read port FFs from memories . . . . . . . . . . . . . . . . . . . . . 462
│ │ │ │ │ +10.130memory_share - consolidate memory ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
│ │ │ │ │ +10.131memory_unpack - unpack multi-port memory cells . . . . . . . . . . . . . . . . . . . . . . . 463
│ │ │ │ │ +10.132microchip_dffopt - MICROCHIP: optimize FF control signal usage . . . . . . . . . . . . . . 463
│ │ │ │ │ +10.133microchip_dsp - MICROCHIP: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . 463
│ │ │ │ │ +10.134miter - automatically create a miter circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
│ │ │ │ │ +10.135mutate - generate or apply design mutations . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
│ │ │ │ │ +10.136muxcover - cover trees of MUX cells with wider MUXes . . . . . . . . . . . . . . . . . . . . . 466
│ │ │ │ │ +10.137muxpack - $mux/$pmux cascades to $pmux . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
│ │ │ │ │ +10.138nlutmap - map to LUTs of different sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
│ │ │ │ │ +10.139nx_carry - NanoXplore: create carry cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
│ │ │ │ │ +10.140onehot - optimize $eq cells for onehot signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
│ │ │ │ │ +10.141opt - perform simple optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
│ │ │ │ │ +10.142opt_clean - remove unused cells and wires . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
│ │ │ │ │ +10.143opt_demorgan - Optimize reductions with DeMorgan equivalents . . . . . . . . . . . . . . . 469
│ │ │ │ │ +10.144opt_dff - perform DFF optimizations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
│ │ │ │ │ +10.145opt_expr - perform const folding and simple expression rewriting . . . . . . . . . . . . . . . 470
│ │ │ │ │ +10.146opt_ffinv - push inverters through FFs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
│ │ │ │ │ +10.147opt_lut - optimize LUT cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
│ │ │ │ │ +10.148opt_lut_ins - discard unused LUT inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
│ │ │ │ │ +10.149opt_mem - optimize memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
│ │ │ │ │ +10.150opt_mem_feedback - convert memory read-to-write port feedback paths to write enables . . 472
│ │ │ │ │
│ │ │ │ │ vi
│ │ │ │ │
│ │ │ │ │ - 10.151opt_mem_priority - remove priority relations between write ports that can never collide . . 470
│ │ │ │ │ -10.152opt_mem_widen - optimize memories where all ports are wide . . . . . . . . . . . . . . . . . 470
│ │ │ │ │ -10.153opt_merge - consolidate identical cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
│ │ │ │ │ -10.154opt_muxtree - eliminate dead trees in multiplexer trees . . . . . . . . . . . . . . . . . . . . . 471
│ │ │ │ │ -10.155opt_reduce - simplify large MUXes and AND/OR gates . . . . . . . . . . . . . . . . . . . . . 471
│ │ │ │ │ -10.156opt_share - merge mutually exclusive cells of the same type that share an input signal . . . 472
│ │ │ │ │ -10.157paramap - renaming cell parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
│ │ │ │ │ -10.158peepopt - collection of peephole optimizers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
│ │ │ │ │ -10.159plugin - load and list loaded plugins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
│ │ │ │ │ -10.160pmux2shiftx - transform $pmux cells to $shiftx cells . . . . . . . . . . . . . . . . . . . . . . . 473
│ │ │ │ │ -10.161pmuxtree - transform $pmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . . 474
│ │ │ │ │ -10.162portarcs - derive port arcs for propagation delay . . . . . . . . . . . . . . . . . . . . . . . . . 474
│ │ │ │ │ -10.163portlist - list (top-level) ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
│ │ │ │ │ -10.164prep - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
│ │ │ │ │ -10.165printattrs - print attributes of selected objects . . . . . . . . . . . . . . . . . . . . . . . . . . 476
│ │ │ │ │ -10.166proc - translate processes to netlists . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476
│ │ │ │ │ -10.167proc_arst - detect asynchronous resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
│ │ │ │ │ -10.168proc_clean - remove empty parts of processes . . . . . . . . . . . . . . . . . . . . . . . . . . 478
│ │ │ │ │ -10.169proc_dff - extract flip-flops from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
│ │ │ │ │ -10.170proc_dlatch - extract latches from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
│ │ │ │ │ -10.171proc_init - convert initial block to init attributes . . . . . . . . . . . . . . . . . . . . . . . . 478
│ │ │ │ │ -10.172proc_memwr - extract memory writes from processes . . . . . . . . . . . . . . . . . . . . . . 478
│ │ │ │ │ -10.173proc_mux - convert decision trees to multiplexers . . . . . . . . . . . . . . . . . . . . . . . . 479
│ │ │ │ │ -10.174proc_prune - remove redundant assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
│ │ │ │ │ -10.175proc_rmdead - eliminate dead trees in decision trees . . . . . . . . . . . . . . . . . . . . . . . 479
│ │ │ │ │ -10.176proc_rom - convert switches to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
│ │ │ │ │ -10.177qbfsat - solve a 2QBF-SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . 479
│ │ │ │ │ -10.178ql_bram_merge - Infers QuickLogic k6n10f BRAM pairs that can operate independently . . 481
│ │ │ │ │ -10.179ql_bram_types - Change TDP36K type to subtypes . . . . . . . . . . . . . . . . . . . . . . . 481
│ │ │ │ │ -10.180ql_dsp_io_regs - change types of QL_DSP2 depending on configuration . . . . . . . . . . . 481
│ │ │ │ │ -10.181ql_dsp_macc - infer QuickLogic multiplier-accumulator DSP cells . . . . . . . . . . . . . . . 482
│ │ │ │ │ -10.182ql_dsp_simd - merge QuickLogic K6N10f DSP pairs to operate in SIMD mode . . . . . . . . 482
│ │ │ │ │ -10.183ql_ioff - Infer I/O FFs for qlf_k6n10f architecture . . . . . . . . . . . . . . . . . . . . . . . . 482
│ │ │ │ │ -10.184read - load HDL designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
│ │ │ │ │ -10.185read_aiger - read AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
│ │ │ │ │ -10.186read_blif - read BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
│ │ │ │ │ -10.187read_json - read JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
│ │ │ │ │ -10.188read_liberty - read cells from liberty file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
│ │ │ │ │ -10.189read_rtlil - read modules from RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
│ │ │ │ │ -10.190read_verilog - read modules from Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
│ │ │ │ │ -10.191read_xaiger2 - (experimental) read XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . 489
│ │ │ │ │ -10.192recover_names - Execute a lossy mapping command and recover original netnames . . . . . 489
│ │ │ │ │ -10.193rename - rename object in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
│ │ │ │ │ -10.194rmports - remove module ports with no connections . . . . . . . . . . . . . . . . . . . . . . . 491
│ │ │ │ │ -10.195sat - solve a SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
│ │ │ │ │ -10.196scatter - add additional intermediate nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494
│ │ │ │ │ -10.197scc - detect strongly connected components (logic loops) . . . . . . . . . . . . . . . . . . . . 494
│ │ │ │ │ -10.198scratchpad - get/set values in the scratchpad . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
│ │ │ │ │ -10.199script - execute commands from file or wire . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
│ │ │ │ │ -10.200select - modify and view the list of selected objects . . . . . . . . . . . . . . . . . . . . . . . . 496
│ │ │ │ │ -10.201setattr - set/unset attributes on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
│ │ │ │ │ -10.202setenv - set an environment variable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
│ │ │ │ │ -10.203setparam - set/unset parameters on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
│ │ │ │ │ -10.204setundef - replace undef values with defined constants . . . . . . . . . . . . . . . . . . . . . . 501
│ │ │ │ │ + 10.151opt_mem_priority - remove priority relations between write ports that can never collide . . 472
│ │ │ │ │ +10.152opt_mem_widen - optimize memories where all ports are wide . . . . . . . . . . . . . . . . . 472
│ │ │ │ │ +10.153opt_merge - consolidate identical cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
│ │ │ │ │ +10.154opt_muxtree - eliminate dead trees in multiplexer trees . . . . . . . . . . . . . . . . . . . . . 473
│ │ │ │ │ +10.155opt_reduce - simplify large MUXes and AND/OR gates . . . . . . . . . . . . . . . . . . . . . 473
│ │ │ │ │ +10.156opt_share - merge mutually exclusive cells of the same type that share an input signal . . . 474
│ │ │ │ │ +10.157paramap - renaming cell parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
│ │ │ │ │ +10.158peepopt - collection of peephole optimizers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
│ │ │ │ │ +10.159plugin - load and list loaded plugins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
│ │ │ │ │ +10.160pmux2shiftx - transform $pmux cells to $shiftx cells . . . . . . . . . . . . . . . . . . . . . . . 475
│ │ │ │ │ +10.161pmuxtree - transform $pmux cells to trees of $mux cells . . . . . . . . . . . . . . . . . . . . . 476
│ │ │ │ │ +10.162portarcs - derive port arcs for propagation delay . . . . . . . . . . . . . . . . . . . . . . . . . 476
│ │ │ │ │ +10.163portlist - list (top-level) ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
│ │ │ │ │ +10.164prep - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
│ │ │ │ │ +10.165printattrs - print attributes of selected objects . . . . . . . . . . . . . . . . . . . . . . . . . . 478
│ │ │ │ │ +10.166proc - translate processes to netlists . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478
│ │ │ │ │ +10.167proc_arst - detect asynchronous resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
│ │ │ │ │ +10.168proc_clean - remove empty parts of processes . . . . . . . . . . . . . . . . . . . . . . . . . . 480
│ │ │ │ │ +10.169proc_dff - extract flip-flops from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
│ │ │ │ │ +10.170proc_dlatch - extract latches from processes . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
│ │ │ │ │ +10.171proc_init - convert initial block to init attributes . . . . . . . . . . . . . . . . . . . . . . . . 480
│ │ │ │ │ +10.172proc_memwr - extract memory writes from processes . . . . . . . . . . . . . . . . . . . . . . 480
│ │ │ │ │ +10.173proc_mux - convert decision trees to multiplexers . . . . . . . . . . . . . . . . . . . . . . . . 481
│ │ │ │ │ +10.174proc_prune - remove redundant assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
│ │ │ │ │ +10.175proc_rmdead - eliminate dead trees in decision trees . . . . . . . . . . . . . . . . . . . . . . . 481
│ │ │ │ │ +10.176proc_rom - convert switches to ROMs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
│ │ │ │ │ +10.177qbfsat - solve a 2QBF-SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . 481
│ │ │ │ │ +10.178ql_bram_merge - Infers QuickLogic k6n10f BRAM pairs that can operate independently . . 483
│ │ │ │ │ +10.179ql_bram_types - Change TDP36K type to subtypes . . . . . . . . . . . . . . . . . . . . . . . 483
│ │ │ │ │ +10.180ql_dsp_io_regs - change types of QL_DSP2 depending on configuration . . . . . . . . . . . 483
│ │ │ │ │ +10.181ql_dsp_macc - infer QuickLogic multiplier-accumulator DSP cells . . . . . . . . . . . . . . . 484
│ │ │ │ │ +10.182ql_dsp_simd - merge QuickLogic K6N10f DSP pairs to operate in SIMD mode . . . . . . . . 484
│ │ │ │ │ +10.183ql_ioff - Infer I/O FFs for qlf_k6n10f architecture . . . . . . . . . . . . . . . . . . . . . . . . 484
│ │ │ │ │ +10.184read - load HDL designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
│ │ │ │ │ +10.185read_aiger - read AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
│ │ │ │ │ +10.186read_blif - read BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
│ │ │ │ │ +10.187read_json - read JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
│ │ │ │ │ +10.188read_liberty - read cells from liberty file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
│ │ │ │ │ +10.189read_rtlil - read modules from RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
│ │ │ │ │ +10.190read_verilog - read modules from Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
│ │ │ │ │ +10.191read_xaiger2 - (experimental) read XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . 491
│ │ │ │ │ +10.192recover_names - Execute a lossy mapping command and recover original netnames . . . . . 491
│ │ │ │ │ +10.193rename - rename object in the design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
│ │ │ │ │ +10.194rmports - remove module ports with no connections . . . . . . . . . . . . . . . . . . . . . . . 493
│ │ │ │ │ +10.195sat - solve a SAT problem in the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
│ │ │ │ │ +10.196scatter - add additional intermediate nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
│ │ │ │ │ +10.197scc - detect strongly connected components (logic loops) . . . . . . . . . . . . . . . . . . . . 496
│ │ │ │ │ +10.198scratchpad - get/set values in the scratchpad . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
│ │ │ │ │ +10.199script - execute commands from file or wire . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498
│ │ │ │ │ +10.200select - modify and view the list of selected objects . . . . . . . . . . . . . . . . . . . . . . . . 498
│ │ │ │ │ +10.201setattr - set/unset attributes on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
│ │ │ │ │ +10.202setenv - set an environment variable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
│ │ │ │ │ +10.203setparam - set/unset parameters on objects . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
│ │ │ │ │ +10.204setundef - replace undef values with defined constants . . . . . . . . . . . . . . . . . . . . . . 503
│ │ │ │ │
│ │ │ │ │ vii
│ │ │ │ │
│ │ │ │ │ - 10.205share - perform sat-based resource sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
│ │ │ │ │ -10.206shell - enter interactive command mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
│ │ │ │ │ -10.207show - generate schematics using graphviz . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
│ │ │ │ │ -10.208shregmap - map shift registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
│ │ │ │ │ -10.209sim - simulate the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
│ │ │ │ │ -10.210simplemap - mapping simple coarse-grain cells . . . . . . . . . . . . . . . . . . . . . . . . . . 509
│ │ │ │ │ -10.211splice - create explicit splicing cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
│ │ │ │ │ -10.212splitcells - split up multi-bit cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510
│ │ │ │ │ -10.213splitnets - split up multi-bit nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510
│ │ │ │ │ -10.214sta - perform static timing analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
│ │ │ │ │ -10.215stat - print some statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
│ │ │ │ │ -10.216submod - moving part of a module to a new submodule . . . . . . . . . . . . . . . . . . . . . 511
│ │ │ │ │ -10.217supercover - add hi/lo cover cells for each wire bit . . . . . . . . . . . . . . . . . . . . . . . . 512
│ │ │ │ │ -10.218synth - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
│ │ │ │ │ -10.219synth_achronix - synthesis for Achronix Speedster22i FPGAs. . . . . . . . . . . . . . . . . . 514
│ │ │ │ │ -10.220synth_anlogic - synthesis for Anlogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
│ │ │ │ │ -10.221synth_coolrunner2 - synthesis for Xilinx Coolrunner-II CPLDs . . . . . . . . . . . . . . . . . 518
│ │ │ │ │ -10.222synth_easic - synthesis for eASIC platform . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519
│ │ │ │ │ -10.223synth_ecp5 - synthesis for ECP5 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521
│ │ │ │ │ -10.224synth_efinix - synthesis for Efinix FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524
│ │ │ │ │ -10.225synth_fabulous - FABulous synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
│ │ │ │ │ -10.226synth_gatemate - synthesis for Cologne Chip GateMate FPGAs . . . . . . . . . . . . . . . . 529
│ │ │ │ │ -10.227synth_gowin - synthesis for Gowin FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532
│ │ │ │ │ -10.228synth_greenpak4 - synthesis for GreenPAK4 FPGAs . . . . . . . . . . . . . . . . . . . . . . 534
│ │ │ │ │ -10.229synth_ice40 - synthesis for iCE40 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
│ │ │ │ │ -10.230synth_intel - synthesis for Intel (Altera) FPGAs. . . . . . . . . . . . . . . . . . . . . . . . . 540
│ │ │ │ │ -10.231synth_intel_alm - synthesis for ALM-based Intel (Altera) FPGAs. . . . . . . . . . . . . . . . 542
│ │ │ │ │ -10.232synth_lattice - synthesis for Lattice FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
│ │ │ │ │ -10.233synth_microchip - synthesis for Microchip FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 548
│ │ │ │ │ -10.234synth_nanoxplore - synthesis for NanoXplore FPGAs . . . . . . . . . . . . . . . . . . . . . . 551
│ │ │ │ │ -10.235synth_nexus - synthesis for Lattice Nexus FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 554
│ │ │ │ │ -10.236synth_quicklogic - Synthesis for QuickLogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . 557
│ │ │ │ │ -10.237synth_sf2 - synthesis for SmartFusion2 and IGLOO2 FPGAs . . . . . . . . . . . . . . . . . . 560
│ │ │ │ │ -10.238synth_xilinx - synthesis for Xilinx FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562
│ │ │ │ │ -10.239synthprop - synthesize SVA properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566
│ │ │ │ │ -10.240tcl - execute a TCL script file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567
│ │ │ │ │ -10.241techmap - generic technology mapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567
│ │ │ │ │ -10.242tee - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570
│ │ │ │ │ -10.243test_abcloop - automatically test handling of loops in abc command . . . . . . . . . . . . . . 571
│ │ │ │ │ -10.244test_autotb - generate simple test benches . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571
│ │ │ │ │ -10.245test_cell - automatically test the implementation of a cell type . . . . . . . . . . . . . . . . . 572
│ │ │ │ │ -10.246test_generic - test the generic compute graph . . . . . . . . . . . . . . . . . . . . . . . . . . 573
│ │ │ │ │ -10.247test_pmgen - test pass for pmgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573
│ │ │ │ │ -10.248torder - print cells in topological order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
│ │ │ │ │ -10.249trace - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
│ │ │ │ │ -10.250tribuf - infer tri-state buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
│ │ │ │ │ -10.251uniquify - create unique copies of modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575
│ │ │ │ │ -10.252verific - load Verilog and VHDL designs using Verific . . . . . . . . . . . . . . . . . . . . . . 575
│ │ │ │ │ -10.253verilog_defaults - set default options for read_verilog . . . . . . . . . . . . . . . . . . . . . . 577
│ │ │ │ │ -10.254verilog_defines - define and undefine verilog defines . . . . . . . . . . . . . . . . . . . . . . . 578
│ │ │ │ │ -10.255viz - visualize data flow graph . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
│ │ │ │ │ -10.256wbflip - flip the whitebox attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
│ │ │ │ │ -10.257wrapcell - wrap individual cells into new modules . . . . . . . . . . . . . . . . . . . . . . . . 580
│ │ │ │ │ -10.258wreduce - reduce the word size of operations if possible . . . . . . . . . . . . . . . . . . . . . 580
│ │ │ │ │ + 10.205share - perform sat-based resource sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
│ │ │ │ │ +10.206shell - enter interactive command mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
│ │ │ │ │ +10.207show - generate schematics using graphviz . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
│ │ │ │ │ +10.208shregmap - map shift registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
│ │ │ │ │ +10.209sim - simulate the circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
│ │ │ │ │ +10.210simplemap - mapping simple coarse-grain cells . . . . . . . . . . . . . . . . . . . . . . . . . . 511
│ │ │ │ │ +10.211splice - create explicit splicing cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
│ │ │ │ │ +10.212splitcells - split up multi-bit cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
│ │ │ │ │ +10.213splitnets - split up multi-bit nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
│ │ │ │ │ +10.214sta - perform static timing analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
│ │ │ │ │ +10.215stat - print some statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
│ │ │ │ │ +10.216submod - moving part of a module to a new submodule . . . . . . . . . . . . . . . . . . . . . 513
│ │ │ │ │ +10.217supercover - add hi/lo cover cells for each wire bit . . . . . . . . . . . . . . . . . . . . . . . . 514
│ │ │ │ │ +10.218synth - generic synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
│ │ │ │ │ +10.219synth_achronix - synthesis for Achronix Speedster22i FPGAs. . . . . . . . . . . . . . . . . . 516
│ │ │ │ │ +10.220synth_anlogic - synthesis for Anlogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 518
│ │ │ │ │ +10.221synth_coolrunner2 - synthesis for Xilinx Coolrunner-II CPLDs . . . . . . . . . . . . . . . . . 520
│ │ │ │ │ +10.222synth_easic - synthesis for eASIC platform . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521
│ │ │ │ │ +10.223synth_ecp5 - synthesis for ECP5 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523
│ │ │ │ │ +10.224synth_efinix - synthesis for Efinix FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
│ │ │ │ │ +10.225synth_fabulous - FABulous synthesis script . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528
│ │ │ │ │ +10.226synth_gatemate - synthesis for Cologne Chip GateMate FPGAs . . . . . . . . . . . . . . . . 531
│ │ │ │ │ +10.227synth_gowin - synthesis for Gowin FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534
│ │ │ │ │ +10.228synth_greenpak4 - synthesis for GreenPAK4 FPGAs . . . . . . . . . . . . . . . . . . . . . . 536
│ │ │ │ │ +10.229synth_ice40 - synthesis for iCE40 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
│ │ │ │ │ +10.230synth_intel - synthesis for Intel (Altera) FPGAs. . . . . . . . . . . . . . . . . . . . . . . . . 542
│ │ │ │ │ +10.231synth_intel_alm - synthesis for ALM-based Intel (Altera) FPGAs. . . . . . . . . . . . . . . . 544
│ │ │ │ │ +10.232synth_lattice - synthesis for Lattice FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . 547
│ │ │ │ │ +10.233synth_microchip - synthesis for Microchip FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 550
│ │ │ │ │ +10.234synth_nanoxplore - synthesis for NanoXplore FPGAs . . . . . . . . . . . . . . . . . . . . . . 553
│ │ │ │ │ +10.235synth_nexus - synthesis for Lattice Nexus FPGAs . . . . . . . . . . . . . . . . . . . . . . . . 556
│ │ │ │ │ +10.236synth_quicklogic - Synthesis for QuickLogic FPGAs . . . . . . . . . . . . . . . . . . . . . . . 559
│ │ │ │ │ +10.237synth_sf2 - synthesis for SmartFusion2 and IGLOO2 FPGAs . . . . . . . . . . . . . . . . . . 562
│ │ │ │ │ +10.238synth_xilinx - synthesis for Xilinx FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
│ │ │ │ │ +10.239synthprop - synthesize SVA properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568
│ │ │ │ │ +10.240tcl - execute a TCL script file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569
│ │ │ │ │ +10.241techmap - generic technology mapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569
│ │ │ │ │ +10.242tee - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572
│ │ │ │ │ +10.243test_abcloop - automatically test handling of loops in abc command . . . . . . . . . . . . . . 573
│ │ │ │ │ +10.244test_autotb - generate simple test benches . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573
│ │ │ │ │ +10.245test_cell - automatically test the implementation of a cell type . . . . . . . . . . . . . . . . . 574
│ │ │ │ │ +10.246test_generic - test the generic compute graph . . . . . . . . . . . . . . . . . . . . . . . . . . 575
│ │ │ │ │ +10.247test_pmgen - test pass for pmgen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575
│ │ │ │ │ +10.248torder - print cells in topological order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
│ │ │ │ │ +10.249trace - redirect command output to file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
│ │ │ │ │ +10.250tribuf - infer tri-state buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
│ │ │ │ │ +10.251uniquify - create unique copies of modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577
│ │ │ │ │ +10.252verific - load Verilog and VHDL designs using Verific . . . . . . . . . . . . . . . . . . . . . . 577
│ │ │ │ │ +10.253verilog_defaults - set default options for read_verilog . . . . . . . . . . . . . . . . . . . . . . 579
│ │ │ │ │ +10.254verilog_defines - define and undefine verilog defines . . . . . . . . . . . . . . . . . . . . . . . 580
│ │ │ │ │ +10.255viz - visualize data flow graph . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
│ │ │ │ │ +10.256wbflip - flip the whitebox attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581
│ │ │ │ │ +10.257wrapcell - wrap individual cells into new modules . . . . . . . . . . . . . . . . . . . . . . . . 582
│ │ │ │ │ +10.258wreduce - reduce the word size of operations if possible . . . . . . . . . . . . . . . . . . . . . 582
│ │ │ │ │
│ │ │ │ │ viii
│ │ │ │ │
│ │ │ │ │ - 10.259write_aiger - write design to AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581
│ │ │ │ │ -10.260write_aiger2 - (experimental) write design to AIGER file . . . . . . . . . . . . . . . . . . . . 581
│ │ │ │ │ -10.261write_blif - write design to BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
│ │ │ │ │ -10.262write_btor - write design to BTOR file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583
│ │ │ │ │ -10.263write_cxxrtl - convert design to C++ RTL simulation . . . . . . . . . . . . . . . . . . . . . . 584
│ │ │ │ │ -10.264write_edif - write design to EDIF netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . . 588
│ │ │ │ │ -10.265write_file - write a text to a file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 589
│ │ │ │ │ -10.266write_firrtl - write design to a FIRRTL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590
│ │ │ │ │ -10.267write_functional_cxx - convert design to C++ using the functional backend . . . . . . . . . 590
│ │ │ │ │ -10.268write_functional_rosette - Generate Rosette compatible Racket from Functional IR . . . . . 590
│ │ │ │ │ -10.269write_functional_smt2 - Generate SMT-LIB from Functional IR . . . . . . . . . . . . . . . . 590
│ │ │ │ │ -10.270write_intersynth - write design to InterSynth netlist file . . . . . . . . . . . . . . . . . . . . . 590
│ │ │ │ │ -10.271write_jny - generate design metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
│ │ │ │ │ -10.272write_json - write design to a JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
│ │ │ │ │ -10.273write_rtlil - write design to RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596
│ │ │ │ │ -10.274write_simplec - convert design to simple C code . . . . . . . . . . . . . . . . . . . . . . . . . 597
│ │ │ │ │ -10.275write_smt2 - write design to SMT-LIBv2 file . . . . . . . . . . . . . . . . . . . . . . . . . . . 597
│ │ │ │ │ -10.276write_smv - write design to SMV file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600
│ │ │ │ │ -10.277write_spice - write design to SPICE netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . 600
│ │ │ │ │ -10.278write_table - write design as connectivity table . . . . . . . . . . . . . . . . . . . . . . . . . 601
│ │ │ │ │ -10.279write_verilog - write design to Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601
│ │ │ │ │ -10.280write_xaiger - write design to XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603
│ │ │ │ │ -10.281write_xaiger2 - (experimental) write module to XAIGER file . . . . . . . . . . . . . . . . . . 604
│ │ │ │ │ -10.282xilinx_dffopt - Xilinx: optimize FF control signal usage . . . . . . . . . . . . . . . . . . . . . 604
│ │ │ │ │ -10.283xilinx_dsp - Xilinx: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . . . . . . . 604
│ │ │ │ │ -10.284xilinx_srl - Xilinx shift register extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
│ │ │ │ │ -10.285xprop - formal x propagation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
│ │ │ │ │ -10.286zinit - add inverters so all FF are zero-initialized . . . . . . . . . . . . . . . . . . . . . . . . . 607
│ │ │ │ │ + 10.259write_aiger - write design to AIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583
│ │ │ │ │ +10.260write_aiger2 - (experimental) write design to AIGER file . . . . . . . . . . . . . . . . . . . . 583
│ │ │ │ │ +10.261write_blif - write design to BLIF file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584
│ │ │ │ │ +10.262write_btor - write design to BTOR file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585
│ │ │ │ │ +10.263write_cxxrtl - convert design to C++ RTL simulation . . . . . . . . . . . . . . . . . . . . . . 586
│ │ │ │ │ +10.264write_edif - write design to EDIF netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . . 590
│ │ │ │ │ +10.265write_file - write a text to a file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
│ │ │ │ │ +10.266write_firrtl - write design to a FIRRTL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592
│ │ │ │ │ +10.267write_functional_cxx - convert design to C++ using the functional backend . . . . . . . . . 592
│ │ │ │ │ +10.268write_functional_rosette - Generate Rosette compatible Racket from Functional IR . . . . . 592
│ │ │ │ │ +10.269write_functional_smt2 - Generate SMT-LIB from Functional IR . . . . . . . . . . . . . . . . 592
│ │ │ │ │ +10.270write_intersynth - write design to InterSynth netlist file . . . . . . . . . . . . . . . . . . . . . 592
│ │ │ │ │ +10.271write_jny - generate design metadata . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
│ │ │ │ │ +10.272write_json - write design to a JSON file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
│ │ │ │ │ +10.273write_rtlil - write design to RTLIL file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598
│ │ │ │ │ +10.274write_simplec - convert design to simple C code . . . . . . . . . . . . . . . . . . . . . . . . . 599
│ │ │ │ │ +10.275write_smt2 - write design to SMT-LIBv2 file . . . . . . . . . . . . . . . . . . . . . . . . . . . 599
│ │ │ │ │ +10.276write_smv - write design to SMV file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
│ │ │ │ │ +10.277write_spice - write design to SPICE netlist file . . . . . . . . . . . . . . . . . . . . . . . . . . 602
│ │ │ │ │ +10.278write_table - write design as connectivity table . . . . . . . . . . . . . . . . . . . . . . . . . 603
│ │ │ │ │ +10.279write_verilog - write design to Verilog file . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603
│ │ │ │ │ +10.280write_xaiger - write design to XAIGER file . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
│ │ │ │ │ +10.281write_xaiger2 - (experimental) write module to XAIGER file . . . . . . . . . . . . . . . . . . 606
│ │ │ │ │ +10.282xilinx_dffopt - Xilinx: optimize FF control signal usage . . . . . . . . . . . . . . . . . . . . . 606
│ │ │ │ │ +10.283xilinx_dsp - Xilinx: pack resources into DSPs . . . . . . . . . . . . . . . . . . . . . . . . . . 606
│ │ │ │ │ +10.284xilinx_srl - Xilinx shift register extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607
│ │ │ │ │ +10.285xprop - formal x propagation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
│ │ │ │ │ +10.286zinit - add inverters so all FF are zero-initialized . . . . . . . . . . . . . . . . . . . . . . . . . 609
│ │ │ │ │ Bibliography
│ │ │ │ │
│ │ │ │ │ -609
│ │ │ │ │ -
│ │ │ │ │ -Property Index
│ │ │ │ │ -
│ │ │ │ │ 611
│ │ │ │ │
│ │ │ │ │ Internal cell reference
│ │ │ │ │
│ │ │ │ │ 613
│ │ │ │ │
│ │ │ │ │ -Tag Index
│ │ │ │ │ +Property Index
│ │ │ │ │
│ │ │ │ │ 617
│ │ │ │ │
│ │ │ │ │ Command Reference
│ │ │ │ │
│ │ │ │ │ -621
│ │ │ │ │ +619
│ │ │ │ │ +
│ │ │ │ │ +Tag Index
│ │ │ │ │ +
│ │ │ │ │ +623
│ │ │ │ │
│ │ │ │ │ ix
│ │ │ │ │
│ │ │ │ │ x
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ @@ -15500,17 +15500,22 @@
│ │ │ │ │ Liberty file support
│ │ │ │ │
│ │ │ │ │ To find the compile options used for a given Yosys build, call yosys-config --cxxflags. This documentation was built with the following compile options:
│ │ │ │ │ --cxxflags
│ │ │ │ │
│ │ │ │ │ -g -O2 -flto=auto -ffat-lto-objects \
│ │ │ │ │ -fstack-protector-strong -fstack-clash-protection -Wformat \
│ │ │ │ │ --Werror=format-security -mbranch-protection=standard -Wall \
│ │ │ │ │ --Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ \
│ │ │ │ │ --fPIC -I/usr/include -DYOSYS_VER=
│ │ │ │ │ +-Werror=format-security -mbranch-protection=standard \
│ │ │ │ │ +-Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP \
│ │ │ │ │ +-D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER=@CXXFLAGS@.51 \
│ │ │ │ │ +-DYOSYS_MAJOR=0 -DYOSYS_MINOR=51 -DYOSYS_COMMIT=0.51 \
│ │ │ │ │ +-std=c++17 -O3 -DYOSYS_ENABLE_READLINE \
│ │ │ │ │ +-DYOSYS_ENABLE_PLUGINS -DYOSYS_ENABLE_GLOB \
│ │ │ │ │ +-DYOSYS_ENABLE_ZLIB -I/usr/include/tcl8.6 \
│ │ │ │ │ +-DYOSYS_ENABLE_TCL -DYOSYS_ENABLE_ABC -DYOSYS_ENABLE_COVER
│ │ │ │ │
│ │ │ │ │ ò Note
│ │ │ │ │ The YosysHQ specific extensions are only available with the TabbyCAD suite.
│ │ │ │ │
│ │ │ │ │ Required Verific features
│ │ │ │ │ The following features, along with their corresponding Yosys build parameters, are required for the YosysVerific patch:
│ │ │ │ │ • RTL elaboration with
│ │ │ │ │ @@ -18358,17 +18363,22 @@
│ │ │ │ │ ./yosys-config --build modname.so cppsources..
│ │ │ │ │ Replacement args:
│ │ │ │ │ --cxx
│ │ │ │ │ g++
│ │ │ │ │ --cxxflags
│ │ │ │ │ -g -O2 -flto=auto -ffat-lto-objects \
│ │ │ │ │ -fstack-protector-strong -fstack-clash-protection -Wformat \
│ │ │ │ │ --Werror=format-security -mbranch-protection=standard -Wall \
│ │ │ │ │ --Wextra -ggdb -I/usr/share/yosys/include -MD -MP -D_YOSYS_ \
│ │ │ │ │ --fPIC -I/usr/include -DYOSYS_VER=
│ │ │ │ │ +-Werror=format-security -mbranch-protection=standard \
│ │ │ │ │ +-Wall -Wextra -ggdb -I/usr/share/yosys/include -MD -MP \
│ │ │ │ │ +-D_YOSYS_ -fPIC -I/usr/include -DYOSYS_VER=@CXXFLAGS@.51 \
│ │ │ │ │ +-DYOSYS_MAJOR=0 -DYOSYS_MINOR=51 -DYOSYS_COMMIT=0.51 \
│ │ │ │ │ +-std=c++17 -O3 -DYOSYS_ENABLE_READLINE \
│ │ │ │ │ +-DYOSYS_ENABLE_PLUGINS -DYOSYS_ENABLE_GLOB \
│ │ │ │ │ +-DYOSYS_ENABLE_ZLIB -I/usr/include/tcl8.6 \
│ │ │ │ │ +-DYOSYS_ENABLE_TCL -DYOSYS_ENABLE_ABC -DYOSYS_ENABLE_COVER
│ │ │ │ │ --linkflags
│ │ │ │ │ -rdynamic
│ │ │ │ │ --ldflags
│ │ │ │ │ (alias of --linkflags)
│ │ │ │ │ --libs
│ │ │ │ │ -lstdc++ -lm -lrt -lreadline -lffi -ldl -lz -ltcl8.6 -ltclstub8.6
│ │ │ │ │ --ldlibs
│ │ │ │ │ @@ -18379,25 +18389,25 @@
│ │ │ │ │ /usr/share/yosys
│ │ │ │ │ All other args are passed through as they are.
│ │ │ │ │ Use --exec to call a command instead of generating output. Example usage:
│ │ │ │ │ ./yosys-config --exec --cxx --cxxflags --ldflags -o plugin.so -shared plugin.cc --libs
│ │ │ │ │ The above command can be abbreviated as:
│ │ │ │ │ ./yosys-config --build plugin.so plugin.cc
│ │ │ │ │ Use --prefix to change the prefix for the special args from '--' to
│ │ │ │ │ -something else. Example:
│ │ │ │ │ -./yosys-config --prefix @ bindir: @bindir
│ │ │ │ │ -The args --bindir and --datdir can be directly followed by a slash and
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 225
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ +something else. Example:
│ │ │ │ │ +./yosys-config --prefix @ bindir: @bindir
│ │ │ │ │ +The args --bindir and --datdir can be directly followed by a slash and
│ │ │ │ │ additional text. Example:
│ │ │ │ │ ./yosys-config --datdir/simlib.v
│ │ │ │ │
│ │ │ │ │ 8.2 yosys-filterlib
│ │ │ │ │ v Todo
│ │ │ │ │ how does a filterlib rules-file work?
│ │ │ │ │ The yosys-filterlib tool is a small utility that can be used to strip or extract information from a Liberty
│ │ │ │ │ @@ -18434,28 +18444,24 @@
│ │ │ │ │ -T type
│ │ │ │ │ specify output type (blif_mv (default), blif_mvs, blif, or none)
│ │ │ │ │ -x
│ │ │ │ │ equivalent to '-t none -T none'
│ │ │ │ │ -b
│ │ │ │ │ running in bridge mode
│ │ │ │ │
│ │ │ │ │ -8.4 yosys-smtbmc
│ │ │ │ │ -The yosys-smtbmc tool is a utility used by SBY for interacting with smt solvers.
│ │ │ │ │ -yosys-smtbmc [options] <yosys_smt2_output>
│ │ │ │ │ --h, --help
│ │ │ │ │ -(continues on next page)
│ │ │ │ │ -
│ │ │ │ │ 226
│ │ │ │ │
│ │ │ │ │ Chapter 8. Auxiliary programs
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -(continued from previous page)
│ │ │ │ │ -
│ │ │ │ │ +8.4 yosys-smtbmc
│ │ │ │ │ +The yosys-smtbmc tool is a utility used by SBY for interacting with smt solvers.
│ │ │ │ │ +yosys-smtbmc [options] <yosys_smt2_output>
│ │ │ │ │ +-h, --help
│ │ │ │ │ show this message
│ │ │ │ │ -t <num_steps>
│ │ │ │ │ -t <skip_steps>:<num_steps>
│ │ │ │ │ -t <skip_steps>:<step_size>:<num_steps>
│ │ │ │ │ default: skip_steps=0, step_size=1, num_steps=20
│ │ │ │ │ -g
│ │ │ │ │
│ │ │ │ │ @@ -18484,29 +18490,29 @@
│ │ │ │ │ the AIGER witness file does not include the status and
│ │ │ │ │ properties lines.
│ │ │ │ │ --yw <yosys_witness_filename>
│ │ │ │ │ read a Yosys witness.
│ │ │ │ │ --btorwit <btor_witness_filename>
│ │ │ │ │ read a BTOR witness.
│ │ │ │ │ --noinfo
│ │ │ │ │ -only run the core proof, do not collect and print any
│ │ │ │ │ -additional information (e.g. which assert failed)
│ │ │ │ │ ---presat
│ │ │ │ │ -check if the design with assumptions but without assertions
│ │ │ │ │ -is SAT before checking if assertions are UNSAT. This will
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 8.4. yosys-smtbmc
│ │ │ │ │
│ │ │ │ │ 227
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ +only run the core proof, do not collect and print any
│ │ │ │ │ +additional information (e.g. which assert failed)
│ │ │ │ │ +--presat
│ │ │ │ │ +check if the design with assumptions but without assertions
│ │ │ │ │ +is SAT before checking if assertions are UNSAT. This will
│ │ │ │ │ detect if there are contradicting assumptions. In some cases
│ │ │ │ │ this will also help to "warm up" the solver, potentially
│ │ │ │ │ yielding a speedup.
│ │ │ │ │ --final-only
│ │ │ │ │ only check final constraints, assume base case
│ │ │ │ │ --assume-skipped <start_step>
│ │ │ │ │ assume asserts in skipped steps in BMC.
│ │ │ │ │ @@ -18533,29 +18539,29 @@
│ │ │ │ │ file and only dump object below <old> in design hierarchy.
│ │ │ │ │ --noinit
│ │ │ │ │ do not assume initial conditions in state 0
│ │ │ │ │ --dump-all
│ │ │ │ │ when using -g or -i, create a dump file for each
│ │ │ │ │ step. The character '%' is replaced in all dump
│ │ │ │ │ filenames with the step number.
│ │ │ │ │ ---append <num_steps>
│ │ │ │ │ -add <num_steps> time steps at the end of the trace
│ │ │ │ │ -when creating a counter example (this additional time
│ │ │ │ │ -steps will still be constrained by assumptions)
│ │ │ │ │ ---binary
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 228
│ │ │ │ │
│ │ │ │ │ Chapter 8. Auxiliary programs
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ +--append <num_steps>
│ │ │ │ │ +add <num_steps> time steps at the end of the trace
│ │ │ │ │ +when creating a counter example (this additional time
│ │ │ │ │ +steps will still be constrained by assumptions)
│ │ │ │ │ +--binary
│ │ │ │ │ dump anyconst values as raw bit strings
│ │ │ │ │ --keep-going
│ │ │ │ │ continue BMC after the first failed assertion and report
│ │ │ │ │ further failed assertions. To output multiple traces
│ │ │ │ │ covering all found failed assertions, the character '%' is
│ │ │ │ │ replaced in all dump filenames with an increasing number.
│ │ │ │ │ In cover mode, don't stop when a cover trace contains a failed
│ │ │ │ │ @@ -18583,29 +18589,30 @@
│ │ │ │ │ --timeout <value>
│ │ │ │ │ set the solver timeout to the specified value (in seconds).
│ │ │ │ │ --logic <smt2_logic>
│ │ │ │ │ use the specified SMT2 logic (e.g. QF_AUFBV)
│ │ │ │ │ --dummy <filename>
│ │ │ │ │ if solver is "dummy", read solver output from that file
│ │ │ │ │ otherwise: write solver output to that file
│ │ │ │ │ ---smt2-option <option>=<value>
│ │ │ │ │ -enable an SMT-LIBv2 option.
│ │ │ │ │ --v
│ │ │ │ │ -
│ │ │ │ │ -enable debug output
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 8.4. yosys-smtbmc
│ │ │ │ │
│ │ │ │ │ 229
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ +--smt2-option <option>=<value>
│ │ │ │ │ +enable an SMT-LIBv2 option.
│ │ │ │ │ +-v
│ │ │ │ │ +
│ │ │ │ │ +enable debug output
│ │ │ │ │ +
│ │ │ │ │ --unroll
│ │ │ │ │ unroll uninterpreted functions
│ │ │ │ │ --noincr
│ │ │ │ │ don't use incremental solving, instead restart solver for
│ │ │ │ │ each (check-sat). This also avoids (push) and (pop).
│ │ │ │ │ --noprogress
│ │ │ │ │ disable timer display during solving
│ │ │ │ │ @@ -18640,18 +18647,30 @@
│ │ │ │ │ Convert a BTOR witness trace into a Yosys witness trace.
│ │ │ │ │ Convert a Yosys witness trace into an AIGER witness trace.
│ │ │ │ │ Transform a Yosys witness trace.
│ │ │ │ │
│ │ │ │ │ ò Note
│ │ │ │ │ yosys-witness requires click Python package for use.
│ │ │ │ │
│ │ │ │ │ +230
│ │ │ │ │ +
│ │ │ │ │ +Chapter 8. Auxiliary programs
│ │ │ │ │ +
│ │ │ │ │ + YosysHQ Yosys, Version 0.51
│ │ │ │ │ +
│ │ │ │ │ v Todo
│ │ │ │ │ see if we can get the two hanging appnotes as lit references
│ │ │ │ │
│ │ │ │ │ -230
│ │ │ │ │ +8.5. yosys-witness
│ │ │ │ │ +
│ │ │ │ │ +231
│ │ │ │ │ +
│ │ │ │ │ + YosysHQ Yosys, Version 0.51
│ │ │ │ │ +
│ │ │ │ │ +232
│ │ │ │ │
│ │ │ │ │ Chapter 8. Auxiliary programs
│ │ │ │ │
│ │ │ │ │ CHAPTER
│ │ │ │ │
│ │ │ │ │ NINE
│ │ │ │ │
│ │ │ │ │ @@ -18699,15 +18718,15 @@
│ │ │ │ │ $neg
│ │ │ │ │ $reduce_and
│ │ │ │ │ $reduce_or
│ │ │ │ │ $reduce_xor
│ │ │ │ │ $reduce_xnor
│ │ │ │ │ $reduce_bool
│ │ │ │ │ $logic_not
│ │ │ │ │ -231
│ │ │ │ │ +233
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ For the unary cells that output a logical value ($reduce_and , $reduce_or , $reduce_xor , $reduce_xnor ,
│ │ │ │ │ $reduce_bool , $logic_not ), when the Y_WIDTH parameter is greater than 1, the output is zero-extended,
│ │ │ │ │ and only the least significant bit varies.
│ │ │ │ │ Note that $reduce_or and $reduce_bool generally represent the same logic function.
│ │ │ │ │ @@ -18783,15 +18802,15 @@
│ │ │ │ │
│ │ │ │ │ generate
│ │ │ │ │ if (A_SIGNED) begin:BLOCK1
│ │ │ │ │ assign Y = !$signed(A);
│ │ │ │ │ end else begin:BLOCK2
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -232
│ │ │ │ │ +234
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1412
│ │ │ │ │ @@ -18879,15 +18898,15 @@
│ │ │ │ │ 46
│ │ │ │ │
│ │ │ │ │ input [A_WIDTH-1:0] A;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -233
│ │ │ │ │ +235
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 47
│ │ │ │ │
│ │ │ │ │ output [Y_WIDTH-1:0] Y;
│ │ │ │ │ @@ -18974,15 +18993,15 @@
│ │ │ │ │
│ │ │ │ │ 271
│ │ │ │ │ 272
│ │ │ │ │
│ │ │ │ │ parameter A_SIGNED = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -234
│ │ │ │ │ +236
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 273
│ │ │ │ │ @@ -19073,15 +19092,15 @@
│ │ │ │ │ An OR reduction. This corresponds to the Verilog unary prefix ‘|’ operator.
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -235
│ │ │ │ │ +237
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.8: simlib.v
│ │ │ │ │ 298
│ │ │ │ │
│ │ │ │ │ module \$reduce_or (A, Y);
│ │ │ │ │ @@ -19172,15 +19191,15 @@
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $reduce_xor
│ │ │ │ │ A XOR reduction. This corresponds to the Verilog unary prefix ‘^’ operator.
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ -236
│ │ │ │ │ +238
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.10: simlib.v
│ │ │ │ │ @@ -19238,15 +19257,15 @@
│ │ │ │ │ B_WIDTH
│ │ │ │ │ The width of the input port B.
│ │ │ │ │ Y_WIDTH
│ │ │ │ │ The width of the output port Y.
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -237
│ │ │ │ │ +239
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Table 9.2: Cell types for binary operators with their corresponding
│ │ │ │ │ Verilog expressions.
│ │ │ │ │ Verilog
│ │ │ │ │
│ │ │ │ │ @@ -19373,15 +19392,15 @@
│ │ │ │ │ -1
│ │ │ │ │ 1
│ │ │ │ │
│ │ │ │ │ yosys> help $add
│ │ │ │ │ Addition of inputs ‘A’ and ‘B’. This corresponds to the Verilog ‘+’ operator.
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ -238
│ │ │ │ │ +240
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.11: simlib.v
│ │ │ │ │ @@ -19479,15 +19498,15 @@
│ │ │ │ │ end else begin:BLOCK2
│ │ │ │ │ assign Y = A & B;
│ │ │ │ │ end
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -239
│ │ │ │ │ +241
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 164
│ │ │ │ │
│ │ │ │ │ endgenerate
│ │ │ │ │ @@ -19562,15 +19581,15 @@
│ │ │ │ │
│ │ │ │ │ parameter A_SIGNED = 0;
│ │ │ │ │ parameter B_SIGNED = 0;
│ │ │ │ │ parameter A_WIDTH = 0;
│ │ │ │ │ parameter B_WIDTH = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -240
│ │ │ │ │ +242
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1224
│ │ │ │ │ @@ -19672,15 +19691,15 @@
│ │ │ │ │ assign Y = A / B;
│ │ │ │ │ end
│ │ │ │ │ endgenerate
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -241
│ │ │ │ │ +243
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1307
│ │ │ │ │ 1308
│ │ │ │ │
│ │ │ │ │ @@ -19755,15 +19774,15 @@
│ │ │ │ │
│ │ │ │ │ module \$eqx (A, B, Y);
│ │ │ │ │
│ │ │ │ │ 848
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -242
│ │ │ │ │ +244
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 849
│ │ │ │ │ @@ -19863,15 +19882,15 @@
│ │ │ │ │ 930
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $gt
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -243
│ │ │ │ │ +245
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ A greater-than comparison between inputs ‘A’ and ‘B’. This corresponds to the Verilog ‘>’ operator.
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ @@ -19957,15 +19976,15 @@
│ │ │ │ │ input [B_WIDTH-1:0] B;
│ │ │ │ │ output [Y_WIDTH-1:0] Y;
│ │ │ │ │
│ │ │ │ │ 761
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -244
│ │ │ │ │ +246
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 762
│ │ │ │ │ @@ -20055,15 +20074,15 @@
│ │ │ │ │
│ │ │ │ │ 1459
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -245
│ │ │ │ │ +247
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1460
│ │ │ │ │ 1461
│ │ │ │ │ 1462
│ │ │ │ │ @@ -20159,15 +20178,15 @@
│ │ │ │ │ 737
│ │ │ │ │ 738
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $mod
│ │ │ │ │
│ │ │ │ │ -246
│ │ │ │ │ +248
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Modulo
│ │ │ │ │ This corresponds to the Verilog ‘%’ operator, giving the module (or remainder) of division and truncating the result (rounding towards 0).
│ │ │ │ │ @@ -20248,15 +20267,15 @@
│ │ │ │ │ parameter A_WIDTH = 0;
│ │ │ │ │ parameter B_WIDTH = 0;
│ │ │ │ │ parameter Y_WIDTH = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -247
│ │ │ │ │ +249
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1328
│ │ │ │ │ 1329
│ │ │ │ │ 1330
│ │ │ │ │ @@ -20352,15 +20371,15 @@
│ │ │ │ │ if (A_SIGNED && B_SIGNED) begin:BLOCK1
│ │ │ │ │ assign Y = $signed(A) * $signed(B);
│ │ │ │ │ end else begin:BLOCK2
│ │ │ │ │ assign Y = A * B;
│ │ │ │ │ end
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -248
│ │ │ │ │ +250
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1055
│ │ │ │ │ @@ -20443,15 +20462,15 @@
│ │ │ │ │ 880
│ │ │ │ │
│ │ │ │ │ parameter A_SIGNED = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -249
│ │ │ │ │ +251
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 881
│ │ │ │ │ 882
│ │ │ │ │ 883
│ │ │ │ │ @@ -20546,15 +20565,15 @@
│ │ │ │ │ 197
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $pow
│ │ │ │ │ Exponentiation of an input (Y = A ** B). This corresponds to the Verilog ‘**’ operator.
│ │ │ │ │
│ │ │ │ │ -250
│ │ │ │ │ +252
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ @@ -20645,15 +20664,15 @@
│ │ │ │ │ 543
│ │ │ │ │
│ │ │ │ │ input [A_WIDTH-1:0] A;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -251
│ │ │ │ │ +253
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 544
│ │ │ │ │ 545
│ │ │ │ │
│ │ │ │ │ @@ -20744,15 +20763,15 @@
│ │ │ │ │ if (Y_WIDTH > 0)
│ │ │ │ │ if (B_SIGNED) begin:BLOCK1
│ │ │ │ │ assign Y = A[$signed(B) +: Y_WIDTH];
│ │ │ │ │ end else begin:BLOCK2
│ │ │ │ │ assign Y = A[B +: Y_WIDTH];
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -252
│ │ │ │ │ +254
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 590
│ │ │ │ │ @@ -20842,15 +20861,15 @@
│ │ │ │ │ parameter A_WIDTH = 0;
│ │ │ │ │ parameter B_WIDTH = 0;
│ │ │ │ │ parameter Y_WIDTH = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -253
│ │ │ │ │ +255
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 449
│ │ │ │ │ 450
│ │ │ │ │ 451
│ │ │ │ │ @@ -20938,15 +20957,15 @@
│ │ │ │ │
│ │ │ │ │ yosys> help $sshr
│ │ │ │ │ An arithmatic shift-right operation. This corresponds to the Verilog ‘>>>’ operator.
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -254
│ │ │ │ │ +256
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.36: simlib.v
│ │ │ │ │ 506
│ │ │ │ │ @@ -21048,15 +21067,15 @@
│ │ │ │ │
│ │ │ │ │ 1024
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -255
│ │ │ │ │ +257
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1025
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │ @@ -21142,15 +21161,15 @@
│ │ │ │ │ 216
│ │ │ │ │ 217
│ │ │ │ │
│ │ │ │ │ input [A_WIDTH-1:0] A;
│ │ │ │ │ input [B_WIDTH-1:0] B;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -256
│ │ │ │ │ +258
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 218
│ │ │ │ │ @@ -21215,15 +21234,15 @@
│ │ │ │ │
│ │ │ │ │ 1545
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -257
│ │ │ │ │ +259
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1546
│ │ │ │ │ 1547
│ │ │ │ │
│ │ │ │ │ @@ -21317,15 +21336,15 @@
│ │ │ │ │ assign Y[i] = S[i] ? B[i] : A[i];
│ │ │ │ │ end
│ │ │ │ │ endgenerate
│ │ │ │ │
│ │ │ │ │ 1927
│ │ │ │ │ 1928
│ │ │ │ │
│ │ │ │ │ -258
│ │ │ │ │ +260
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ @@ -21413,15 +21432,15 @@
│ │ │ │ │ yosys> help $pmux
│ │ │ │ │ Priority-encoded multiplexer
│ │ │ │ │ Selects between ‘slices’ of B where each slice corresponds to a single bit of S. Outputs A when all bits
│ │ │ │ │ of S are low.
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -259
│ │ │ │ │ +261
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ • is_evaluable
│ │ │ │ │ • x-output
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ @@ -21508,15 +21527,15 @@
│ │ │ │ │
│ │ │ │ │ 1695
│ │ │ │ │ 1696
│ │ │ │ │
│ │ │ │ │ parameter WIDTH = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -260
│ │ │ │ │ +262
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1697
│ │ │ │ │ @@ -21571,15 +21590,15 @@
│ │ │ │ │ D-type flip-flops with synchronous reset are represented by $sdff cells. As the $dff cells they have CLK,
│ │ │ │ │ D and Q ports. In addition they also have a single-bit SRST input port for the reset pin and the following
│ │ │ │ │ additional two parameters:
│ │ │ │ │ SRST_POLARITY
│ │ │ │ │ The synchronous reset is active-high if this parameter has the value 1'b1 and active-low if this parameter is 1'b0.
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -261
│ │ │ │ │ +263
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ SRST_VALUE
│ │ │ │ │ The state of Q will be set to this value when the reset is active.
│ │ │ │ │ Note that the $adff and $sdff cells can only be used when the reset value is constant.
│ │ │ │ │ D-type flip-flops with asynchronous load are represented by $aldff cells. As the $dff cells they have CLK,
│ │ │ │ │ @@ -21615,15 +21634,15 @@
│ │ │ │ │ D-type latches with set and reset are represented by $dlatchsr cells. In addition to $dlatch ports and
│ │ │ │ │ parameters, they also have multi-bit SET and CLR input ports and the corresponding polarity parameters,
│ │ │ │ │ like $sr cells.
│ │ │ │ │
│ │ │ │ │ yosys> help $adff
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -262
│ │ │ │ │ +264
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.46: simlib.v
│ │ │ │ │ 2309
│ │ │ │ │ @@ -21727,15 +21746,15 @@
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $adlatch
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -263
│ │ │ │ │ +265
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.48: simlib.v
│ │ │ │ │ 2509
│ │ │ │ │
│ │ │ │ │ @@ -21830,15 +21849,15 @@
│ │ │ │ │ 2353
│ │ │ │ │ 2354
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $aldffe
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ -264
│ │ │ │ │ +266
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.50: simlib.v
│ │ │ │ │ 2410
│ │ │ │ │ @@ -21931,15 +21950,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $dffe
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -265
│ │ │ │ │ +267
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.52: simlib.v
│ │ │ │ │ 2220
│ │ │ │ │
│ │ │ │ │ module \$dffe (CLK, EN, D, Q);
│ │ │ │ │ @@ -22041,15 +22060,15 @@
│ │ │ │ │ end
│ │ │ │ │ endgenerate
│ │ │ │ │
│ │ │ │ │ 2268
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -266
│ │ │ │ │ +268
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2269
│ │ │ │ │ @@ -22148,15 +22167,15 @@
│ │ │ │ │ input EN;
│ │ │ │ │ input [WIDTH-1:0] D;
│ │ │ │ │ output reg [WIDTH-1:0] Q;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -267
│ │ │ │ │ +269
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2498
│ │ │ │ │ 2499
│ │ │ │ │ 2500
│ │ │ │ │ @@ -22250,15 +22269,15 @@
│ │ │ │ │
│ │ │ │ │ 2360
│ │ │ │ │ 2361
│ │ │ │ │
│ │ │ │ │ parameter WIDTH = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -268
│ │ │ │ │ +270
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2362
│ │ │ │ │ @@ -22360,15 +22379,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $sdffe
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -269
│ │ │ │ │ +271
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.59: simlib.v
│ │ │ │ │ 2436
│ │ │ │ │
│ │ │ │ │ module \$sdffe (CLK, SRST, EN, D, Q);
│ │ │ │ │ @@ -22469,15 +22488,15 @@
│ │ │ │ │ Q[i] <= 0;
│ │ │ │ │ else if (pos_set[i])
│ │ │ │ │ Q[i] <= 1;
│ │ │ │ │ end
│ │ │ │ │ endgenerate
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -270
│ │ │ │ │ +272
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2173
│ │ │ │ │ @@ -22526,15 +22545,15 @@
│ │ │ │ │ ARST_VALUE
│ │ │ │ │ Whenever the ARST input is asserted, the data output will be reset to this value. Only used for
│ │ │ │ │ synchronous ports.
│ │ │ │ │ SRST_VALUE
│ │ │ │ │ Whenever the SRST input is synchronously asserted, the data output will be reset to this value. Only
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -271
│ │ │ │ │ +273
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ used for synchronous ports.
│ │ │ │ │ INIT_VALUE
│ │ │ │ │ The initial value of the data output, for synchronous ports.
│ │ │ │ │ CE_OVER_SRST
│ │ │ │ │ @@ -22576,15 +22595,15 @@
│ │ │ │ │ WORDS
│ │ │ │ │ The number of consecutive memory locations initialized by this cell.
│ │ │ │ │ PRIORITY
│ │ │ │ │ The cell with the higher integer value in this parameter wins an initialization conflict.
│ │ │ │ │ The HDL frontend models a memory using RTLIL::Memory objects and asynchronous $memrd_v2 and
│ │ │ │ │ $memwr_v2 cells. The memory pass (i.e. its various sub-passes) migrates $dff cells into the $memrd_v2
│ │ │ │ │
│ │ │ │ │ -272
│ │ │ │ │ +274
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ and $memwr_v2 cells making them synchronous, then converts them to a single $mem_v2 cell and (optionally) maps this cell type to $dff cells for the individual words and multiplexer-based address decoders for
│ │ │ │ │ the read and write interfaces. When the last step is disabled or not possible, a $mem_v2 cell is left in the
│ │ │ │ │ @@ -22626,15 +22645,15 @@
│ │ │ │ │ RD_ARST_VALUE
│ │ │ │ │ This parameter is RD_PORTS*WIDTH bits wide, containing the asynchronous reset value for each synchronous read port.
│ │ │ │ │ RD_SRST_VALUE
│ │ │ │ │ This parameter is RD_PORTS*WIDTH bits wide, containing the synchronous reset value for each synchronous read port.
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -273
│ │ │ │ │ +275
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ WR_PORTS
│ │ │ │ │ The number of write ports on this memory cell.
│ │ │ │ │ WR_WIDE_CONTINUATION
│ │ │ │ │ This parameter is WR_PORTS bits wide, containing a bitmask of “wide continuation” write ports.
│ │ │ │ │ @@ -22672,15 +22691,15 @@
│ │ │ │ │ registers into synchronous memory ports. The memory_bram pass can be used to recognize $mem_v2 cells
│ │ │ │ │ that can be implemented with a block RAM resource on an FPGA. The memory_map pass can be used to
│ │ │ │ │ implement $mem_v2 cells as basic logic: word-wide DFFs and address decoders.
│ │ │ │ │
│ │ │ │ │ yosys> help $mem
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -274
│ │ │ │ │ +276
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.61: simlib.v
│ │ │ │ │ 2820
│ │ │ │ │ @@ -22795,15 +22814,15 @@
│ │ │ │ │
│ │ │ │ │ initial begin
│ │ │ │ │ for (i = 0; i < SIZE; i = i+1)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -275
│ │ │ │ │ +277
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ memory[i] = INIT >>> (i*WIDTH);
│ │ │ │ │
│ │ │ │ │ @@ -22904,15 +22923,15 @@
│ │ │ │ │ 2905
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $mem_v2
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -276
│ │ │ │ │ +278
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.62: simlib.v
│ │ │ │ │ 2909
│ │ │ │ │ @@ -23025,15 +23044,15 @@
│ │ │ │ │ input last_clk;
│ │ │ │ │ input this_clk;
│ │ │ │ │ begin
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -277
│ │ │ │ │ +279
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ casez ({clk_enable, clk_polarity, last_clk, this_clk})
│ │ │ │ │ 4'b0???: port_active = 1;
│ │ │ │ │ @@ -23141,15 +23160,15 @@
│ │ │ │ │ ˓→WR_CLK[i]))
│ │ │ │ │ for (j = 0; j < WIDTH; j = j+1)
│ │ │ │ │ if (WR_EN[i*WIDTH+j]) begin
│ │ │ │ │ // $display("Write to %s: addr=%b data=%b", MEMID, WR_
│ │ │ │ │ ˓→ADDR[i*ABITS +: ABITS], WR_DATA[i*WIDTH+j]);
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -278
│ │ │ │ │ +280
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -23265,15 +23284,15 @@
│ │ │ │ │ $finish;
│ │ │ │ │ end
│ │ │ │ │ end
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -279
│ │ │ │ │ +281
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2789
│ │ │ │ │ 2790
│ │ │ │ │
│ │ │ │ │ @@ -23369,15 +23388,15 @@
│ │ │ │ │ 2676
│ │ │ │ │ 2677
│ │ │ │ │
│ │ │ │ │ initial begin
│ │ │ │ │ if (MEMID != "") begin
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -280
│ │ │ │ │ +282
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -23481,15 +23500,15 @@
│ │ │ │ │
│ │ │ │ │ 2723
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -281
│ │ │ │ │ +283
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2724
│ │ │ │ │ 2725
│ │ │ │ │ 2726
│ │ │ │ │ @@ -23581,15 +23600,15 @@
│ │ │ │ │ $finish;
│ │ │ │ │ end
│ │ │ │ │ end
│ │ │ │ │
│ │ │ │ │ 2765
│ │ │ │ │ 2766
│ │ │ │ │
│ │ │ │ │ -282
│ │ │ │ │ +284
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ @@ -23690,15 +23709,15 @@
│ │ │ │ │
│ │ │ │ │ task tr_fetch;
│ │ │ │ │ input [31:0] tr_num;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -283
│ │ │ │ │ +285
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2606
│ │ │ │ │ 2607
│ │ │ │ │ 2608
│ │ │ │ │ @@ -23805,15 +23824,15 @@
│ │ │ │ │ end
│ │ │ │ │ end
│ │ │ │ │
│ │ │ │ │ 2655
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -284
│ │ │ │ │ +286
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2656
│ │ │ │ │ @@ -23855,15 +23874,15 @@
│ │ │ │ │ operations. Typically created by the alumacc pass, which transforms: $add , $sub , $lt , $le , $ge ,
│ │ │ │ │ $gt , $eq , $eqx , $ne , $nex cells into this $alu cell.
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -285
│ │ │ │ │ +287
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.70: simlib.v
│ │ │ │ │ 657
│ │ │ │ │
│ │ │ │ │ @@ -23981,15 +24000,15 @@
│ │ │ │ │ assign CO[i] = get_carry(AA[i], BB[i], CO[i-1]) ^ y_co_undef;
│ │ │ │ │ end
│ │ │ │ │ endgenerate
│ │ │ │ │
│ │ │ │ │ 705
│ │ │ │ │ 706
│ │ │ │ │
│ │ │ │ │ -286
│ │ │ │ │ +288
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ @@ -24087,15 +24106,15 @@
│ │ │ │ │ CO[i] = G[i] || (P[i] && CO[i-1]);
│ │ │ │ │ end
│ │ │ │ │ end
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -287
│ │ │ │ │ +289
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 644
│ │ │ │ │ 645
│ │ │ │ │
│ │ │ │ │ @@ -24186,15 +24205,15 @@
│ │ │ │ │ end
│ │ │ │ │ endfunction
│ │ │ │ │
│ │ │ │ │ 1103
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -288
│ │ │ │ │ +290
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1104
│ │ │ │ │ @@ -24323,15 +24342,15 @@
│ │ │ │ │ ˓→bits];
│ │ │ │ │ end
│ │ │ │ │ end
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -289
│ │ │ │ │ +291
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1153
│ │ │ │ │
│ │ │ │ │ endfunction
│ │ │ │ │ @@ -24454,15 +24473,15 @@
│ │ │ │ │ 1201
│ │ │ │ │ 1202
│ │ │ │ │
│ │ │ │ │ `undef PORT_IS_SIGNED
│ │ │ │ │ `undef PORT_DO_SUBTRACT
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -290
│ │ │ │ │ +292
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1203
│ │ │ │ │ @@ -24520,15 +24539,15 @@
│ │ │ │ │ 1643
│ │ │ │ │
│ │ │ │ │ parameter WIDTH = 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -291
│ │ │ │ │ +293
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ parameter LUT = 0;
│ │ │ │ │
│ │ │ │ │ @@ -24612,15 +24631,15 @@
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ 9.1.9 Specify rules
│ │ │ │ │ v Todo
│ │ │ │ │ $specify2 , $specify3 , and $specrule cells.
│ │ │ │ │
│ │ │ │ │ -292
│ │ │ │ │ +294
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ yosys> help $specify2
│ │ │ │ │ Properties
│ │ │ │ │ @@ -24721,15 +24740,15 @@
│ │ │ │ │
│ │ │ │ │ yosys> help $specify3
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -293
│ │ │ │ │ +295
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.77: simlib.v
│ │ │ │ │ 1748
│ │ │ │ │
│ │ │ │ │ @@ -24857,15 +24876,15 @@
│ │ │ │ │
│ │ │ │ │ SRC +=> (DST
│ │ │ │ │
│ │ │ │ │ : DAT))␣
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -294
│ │ │ │ │ +296
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -25000,15 +25019,15 @@
│ │ │ │ │
│ │ │ │ │ 1818
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -295
│ │ │ │ │ +297
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1819
│ │ │ │ │ 1820
│ │ │ │ │
│ │ │ │ │ @@ -25124,15 +25143,15 @@
│ │ │ │ │
│ │ │ │ │ 1846
│ │ │ │ │
│ │ │ │ │ 1847
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -296
│ │ │ │ │ +298
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1848
│ │ │ │ │ @@ -25219,15 +25238,15 @@
│ │ │ │ │ 9.1.10 Formal verification cells
│ │ │ │ │ ò Note
│ │ │ │ │ Some front-ends may not support the generic $check cell, in such cases calling chformal -lower will
│ │ │ │ │ convert each $check cell into it’s equivalent. See chformal for more.
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -297
│ │ │ │ │ +299
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ v Todo
│ │ │ │ │ Describe formal cells
│ │ │ │ │ $check , $assert , $assume , $live , $fair , $cover , $equiv , $initstate , $anyconst , $anyseq ,
│ │ │ │ │ $anyinit , $allconst , and $allseq .
│ │ │ │ │ @@ -25292,15 +25311,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $anyconst
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -298
│ │ │ │ │ +300
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.81: simlib.v
│ │ │ │ │ 2014
│ │ │ │ │ @@ -25394,15 +25413,15 @@
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $assert
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -299
│ │ │ │ │ +301
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.84: simlib.v
│ │ │ │ │ @@ -25478,15 +25497,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $cover
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -300
│ │ │ │ │ +302
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.86: simlib.v
│ │ │ │ │ 1987
│ │ │ │ │ @@ -25568,15 +25587,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $ff
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -301
│ │ │ │ │ +303
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.89: simlib.v
│ │ │ │ │ 2184
│ │ │ │ │
│ │ │ │ │ module \$ff (D, Q);
│ │ │ │ │ @@ -25659,15 +25678,15 @@
│ │ │ │ │ 1971
│ │ │ │ │
│ │ │ │ │ input A, EN;
│ │ │ │ │
│ │ │ │ │ 1972
│ │ │ │ │ 1973
│ │ │ │ │
│ │ │ │ │ -302
│ │ │ │ │ +304
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ @@ -25762,15 +25781,15 @@
│ │ │ │ │ 3081
│ │ │ │ │ 3082
│ │ │ │ │
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -303
│ │ │ │ │ +305
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ yosys> help $overwrite_tag
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.95: simlib.v
│ │ │ │ │ 3059
│ │ │ │ │ @@ -25843,15 +25862,15 @@
│ │ │ │ │ TRG_ENABLE
│ │ │ │ │ True if triggered on specific signals defined in TRG; false if triggered whenever ARGS or EN change and
│ │ │ │ │ EN is 1.
│ │ │ │ │ If TRG_ENABLE is true, the following parameters also apply:
│ │ │ │ │ TRG_WIDTH
│ │ │ │ │ The number of bits in the TRG port.
│ │ │ │ │
│ │ │ │ │ -304
│ │ │ │ │ +306
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ TRG_POLARITY
│ │ │ │ │ For each bit in TRG, 1 if that signal is positive-edge triggered, 0 if negative-edge triggered.
│ │ │ │ │ @@ -25928,15 +25947,15 @@
│ │ │ │ │
│ │ │ │ │ 2111
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -305
│ │ │ │ │ +307
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2112
│ │ │ │ │ 2113
│ │ │ │ │
│ │ │ │ │ @@ -26000,15 +26019,15 @@
│ │ │ │ │ width?
│ │ │ │ │ (optional) The number of characters wide to pad to.
│ │ │ │ │ base
│ │ │ │ │ • b for base-2 integers (binary)
│ │ │ │ │ • o for base-8 integers (octal)
│ │ │ │ │ • d for base-10 integers (decimal)
│ │ │ │ │ • h for base-16 integers (hexadecimal)
│ │ │ │ │ -306
│ │ │ │ │ +308
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ • c for ASCII characters/strings
│ │ │ │ │ • t and r for simulation time (corresponding to $time and $realtime)
│ │ │ │ │ @@ -26047,15 +26066,15 @@
│ │ │ │ │ yosys> help $concat
│ │ │ │ │ Concatenation of inputs into a single output ( Y = {B, A} ).
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │
│ │ │ │ │ 9.1. Word-level cells
│ │ │ │ │
│ │ │ │ │ -307
│ │ │ │ │ +309
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.100: simlib.v
│ │ │ │ │ 1503
│ │ │ │ │
│ │ │ │ │ @@ -26127,15 +26146,15 @@
│ │ │ │ │ Simulation models for these cells can be found in the file techlibs/common/simcells.v in the Yosys source
│ │ │ │ │ tree.
│ │ │ │ │ In most cases gate level logic networks are created from RTL networks using the techmap pass. The flip-flop
│ │ │ │ │ cells from the gate level logic network can be mapped to physical flip-flop cells from a Liberty file using the
│ │ │ │ │ dfflibmap pass. The combinatorial logic cells can be mapped to physical cells from a Liberty file via ABC
│ │ │ │ │ using the abc pass.
│ │ │ │ │
│ │ │ │ │ -308
│ │ │ │ │ +310
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 9.2.1 Combinatorial cells (simple)
│ │ │ │ │ Table 9.4: Cell types for gate level combinatorial cells (simple)
│ │ │ │ │ @@ -26199,15 +26218,15 @@
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -309
│ │ │ │ │ +311
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.103: simcells.v
│ │ │ │ │ 40
│ │ │ │ │ 41
│ │ │ │ │ 42
│ │ │ │ │ @@ -26260,15 +26279,15 @@
│ │ │ │ │ Listing 9.105: simcells.v
│ │ │ │ │ 98
│ │ │ │ │ 99
│ │ │ │ │ 100
│ │ │ │ │ 101
│ │ │ │ │ 102
│ │ │ │ │
│ │ │ │ │ -310
│ │ │ │ │ +312
│ │ │ │ │
│ │ │ │ │ module \$_NAND_ (A, B, Y);
│ │ │ │ │ input A, B;
│ │ │ │ │ output Y;
│ │ │ │ │ assign Y = ~(A & B);
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ @@ -26334,15 +26353,15 @@
│ │ │ │ │
│ │ │ │ │ A B | Y
│ │ │ │ │ -----+--0 0 | 0
│ │ │ │ │ 0 1 | 1
│ │ │ │ │ 1 0 | 1
│ │ │ │ │ 1 1 | 1
│ │ │ │ │
│ │ │ │ │ -311
│ │ │ │ │ +313
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.108: simcells.v
│ │ │ │ │ @@ -26394,15 +26413,15 @@
│ │ │ │ │ 1 0 | 1
│ │ │ │ │ 1 1 | 0
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -312
│ │ │ │ │ +314
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.110: simcells.v
│ │ │ │ │ 158
│ │ │ │ │ @@ -26467,15 +26486,15 @@
│ │ │ │ │ (S ? B : A);
│ │ │ │ │
│ │ │ │ │ yosys> help $_ANDNOT_
│ │ │ │ │ A 2-input AND-NOT gate.
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -313
│ │ │ │ │ +315
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ A B | Y
│ │ │ │ │ -----+--0 0 | 0
│ │ │ │ │ @@ -26532,15 +26551,15 @@
│ │ │ │ │ yosys> help $_AOI4_
│ │ │ │ │ A 4-input And-Or-Invert gate.
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ A B C D | Y
│ │ │ │ │ ---------+--(continues on next page)
│ │ │ │ │
│ │ │ │ │ -314
│ │ │ │ │ +316
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -26596,15 +26615,15 @@
│ │ │ │ │ - - - - - - - - - - k - - - - - 0 1 0 1 | k
│ │ │ │ │ - - - - - - - - - - - l - - - - 1 1 0 1 | l
│ │ │ │ │ - - - - - - - - - - - - m - - - 0 0 1 1 | m
│ │ │ │ │ - - - - - - - - - - - - - n - - 1 0 1 1 | n
│ │ │ │ │ - - - - - - - - - - - - - - o - 0 1 1 1 | o
│ │ │ │ │ - - - - - - - - - - - - - - - p 1 1 1 1 | p
│ │ │ │ │
│ │ │ │ │ -315
│ │ │ │ │ +317
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.114: simcells.v
│ │ │ │ │ @@ -26669,15 +26688,15 @@
│ │ │ │ │ A B C D E F G H S T U | Y
│ │ │ │ │ -----------------------+--a - - - - - - - 0 0 0 | a
│ │ │ │ │ - b - - - - - - 1 0 0 | b
│ │ │ │ │ - - c - - - - - 0 1 0 | c
│ │ │ │ │ - - - d - - - - 1 1 0 | d
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -316
│ │ │ │ │ +318
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -26740,15 +26759,15 @@
│ │ │ │ │ A B C | Y
│ │ │ │ │ -------+--0 0 0 | 1
│ │ │ │ │ 0 0 1 | 1
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -317
│ │ │ │ │ +319
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ 0 1 0 | 1
│ │ │ │ │ 0 1 1 | 0
│ │ │ │ │ @@ -26801,15 +26820,15 @@
│ │ │ │ │ 455
│ │ │ │ │ 456
│ │ │ │ │
│ │ │ │ │ module \$_OAI4_ (A, B, C, D, Y);
│ │ │ │ │ input A, B, C, D;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -318
│ │ │ │ │ +320
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 457
│ │ │ │ │ @@ -26884,15 +26903,15 @@
│ │ │ │ │ 0
│ │ │ │ │ 1
│ │ │ │ │
│ │ │ │ │ $_DFFE_NN_
│ │ │ │ │ $_DFFE_NP_
│ │ │ │ │ $_DFFE_PN_
│ │ │ │ │ $_DFFE_PP_
│ │ │ │ │ -319
│ │ │ │ │ +321
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ The cell types $_DFF_[NP][NP][01]_ implement d-type flip-flops with asynchronous reset. The values in
│ │ │ │ │ the table for these cell types relate to the following Verilog code template, where RST_EDGE is posedge if
│ │ │ │ │ RST_LVL if 1, and negedge otherwise.
│ │ │ │ │ always @(CLK_EDGE C, RST_EDGE R)
│ │ │ │ │ @@ -26967,15 +26986,15 @@
│ │ │ │ │ if (R == RST_LVL)
│ │ │ │ │ Q <= RST_VAL;
│ │ │ │ │ else if (EN == EN_LVL)
│ │ │ │ │ Q <= D;
│ │ │ │ │ The cell types $_SDFFCE_[NP][NP][01][NP]_ implement d-type flip-flops with synchronous reset and enable,
│ │ │ │ │ with enable having priority over reset. The values in the table for these cell types relate to the following
│ │ │ │ │ Verilog code template:
│ │ │ │ │ -320
│ │ │ │ │ +322
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ always @(CLK_EDGE C)
│ │ │ │ │ if (EN == EN_LVL)
│ │ │ │ │ @@ -27134,15 +27153,15 @@
│ │ │ │ │ $_DFFSR_NNP_
│ │ │ │ │ $_DFFSR_NPN_
│ │ │ │ │ $_DFFSR_NPP_
│ │ │ │ │ $_DFFSR_PNN_
│ │ │ │ │ $_DFFSR_PNP_
│ │ │ │ │ $_DFFSR_PPN_
│ │ │ │ │ $_DFFSR_PPP_
│ │ │ │ │ -321
│ │ │ │ │ +323
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ The cell types $_DFFSRE_[NP][NP][NP][NP]_ implement d-type flip-flops with asynchronous set and reset
│ │ │ │ │ and enable. The values in the table for these cell types relate to the following Verilog code template, where
│ │ │ │ │ RST_EDGE is posedge if RST_LVL if 1, negedge otherwise, and SET_EDGE is posedge if SET_LVL if 1, negedge
│ │ │ │ │ otherwise.
│ │ │ │ │ @@ -27260,15 +27279,15 @@
│ │ │ │ │ D C L AD E | Q
│ │ │ │ │ ------------+--- - 0 a - | a
│ │ │ │ │ d \ - - 0 | d
│ │ │ │ │ - - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -322
│ │ │ │ │ +324
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.121: simcells.v
│ │ │ │ │ 1420
│ │ │ │ │ @@ -27344,15 +27363,15 @@
│ │ │ │ │ module \$_ALDFFE_NPN_ (D, C, L, AD, E, Q);
│ │ │ │ │ input D, C, L, AD, E;
│ │ │ │ │ output reg Q;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -323
│ │ │ │ │ +325
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1473
│ │ │ │ │ 1474
│ │ │ │ │ 1475
│ │ │ │ │ @@ -27426,15 +27445,15 @@
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @(posedge C or negedge L) begin
│ │ │ │ │ if (L == 0)
│ │ │ │ │ Q <= AD;
│ │ │ │ │ else if (E == 0)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -324
│ │ │ │ │ +326
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -27511,15 +27530,15 @@
│ │ │ │ │ else if (E == 0)
│ │ │ │ │ Q <= D;
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -325
│ │ │ │ │ +327
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ yosys> help $_ALDFFE_PPP_
│ │ │ │ │ A positive edge D-type flip-flop with positive polarity async load and positive polarity clock enable.
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ @@ -27588,15 +27607,15 @@
│ │ │ │ │ yosys> help $_ALDFF_NP_
│ │ │ │ │ A negative edge D-type flip-flop with positive polarity async load.
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ D C L AD | Q
│ │ │ │ │ ----------+--(continues on next page)
│ │ │ │ │
│ │ │ │ │ -326
│ │ │ │ │ +328
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -27673,15 +27692,15 @@
│ │ │ │ │ d / - - | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -327
│ │ │ │ │ +329
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.132: simcells.v
│ │ │ │ │ 1395
│ │ │ │ │ 1396
│ │ │ │ │ 1397
│ │ │ │ │ @@ -27753,15 +27772,15 @@
│ │ │ │ │ 951
│ │ │ │ │
│ │ │ │ │ module \$_DFFE_NN0P_ (D, C, R, E, Q);
│ │ │ │ │ input D, C, R, E;
│ │ │ │ │ output reg Q;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -328
│ │ │ │ │ +330
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 952
│ │ │ │ │ @@ -27839,15 +27858,15 @@
│ │ │ │ │ if (R == 0)
│ │ │ │ │ Q <= 1;
│ │ │ │ │ else if (E == 1)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -329
│ │ │ │ │ +331
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Q <= D;
│ │ │ │ │
│ │ │ │ │ @@ -27916,15 +27935,15 @@
│ │ │ │ │ Q <= D;
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFE_NP0P_
│ │ │ │ │ A negative edge D-type flip-flop with positive polarity reset and positive polarity clock enable.
│ │ │ │ │
│ │ │ │ │ -330
│ │ │ │ │ +332
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ @@ -27997,15 +28016,15 @@
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- - 1 - | 1
│ │ │ │ │ d \ - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ -331
│ │ │ │ │ +333
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.141: simcells.v
│ │ │ │ │ 1099
│ │ │ │ │ 1100
│ │ │ │ │ @@ -28077,15 +28096,15 @@
│ │ │ │ │ input D, C, R, E;
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @(posedge C or negedge R) begin
│ │ │ │ │ if (R == 0)
│ │ │ │ │ Q <= 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -332
│ │ │ │ │ +334
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1130
│ │ │ │ │ @@ -28162,15 +28181,15 @@
│ │ │ │ │ else if (E == 0)
│ │ │ │ │ Q <= D;
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -333
│ │ │ │ │ +335
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFE_PN1P_
│ │ │ │ │ A positive edge D-type flip-flop with negative polarity set and positive polarity clock enable.
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ @@ -28236,15 +28255,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- - 1 - | 0
│ │ │ │ │ d / - 0 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -334
│ │ │ │ │ +336
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.148: simcells.v
│ │ │ │ │ 1224
│ │ │ │ │ @@ -28320,15 +28339,15 @@
│ │ │ │ │ module \$_DFFE_PP1N_ (D, C, R, E, Q);
│ │ │ │ │ input D, C, R, E;
│ │ │ │ │ output reg Q;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -335
│ │ │ │ │ +337
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1277
│ │ │ │ │ 1278
│ │ │ │ │ 1279
│ │ │ │ │ @@ -28392,15 +28411,15 @@
│ │ │ │ │ 711
│ │ │ │ │ 712
│ │ │ │ │ 713
│ │ │ │ │ 714
│ │ │ │ │ 715
│ │ │ │ │ 716
│ │ │ │ │
│ │ │ │ │ -336
│ │ │ │ │ +338
│ │ │ │ │
│ │ │ │ │ module \$_DFFE_PP_ (D, C, E, Q);
│ │ │ │ │ input D, C, E;
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @(posedge C) begin
│ │ │ │ │ if (E) Q <= D;
│ │ │ │ │ end
│ │ │ │ │ @@ -28483,15 +28502,15 @@
│ │ │ │ │ Q <= 1;
│ │ │ │ │ else if (E == 1)
│ │ │ │ │ Q <= D;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -337
│ │ │ │ │ +339
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1883
│ │ │ │ │ 1884
│ │ │ │ │
│ │ │ │ │ @@ -28561,15 +28580,15 @@
│ │ │ │ │ input C, S, R, E, D;
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @(negedge C, negedge S, posedge R) begin
│ │ │ │ │ if (R == 1)
│ │ │ │ │ Q <= 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -338
│ │ │ │ │ +340
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1935
│ │ │ │ │ @@ -28643,15 +28662,15 @@
│ │ │ │ │
│ │ │ │ │ module \$_DFFSRE_NPNP_ (C, S, R, E, D, Q);
│ │ │ │ │ input C, S, R, E, D;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -339
│ │ │ │ │ +341
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 1987
│ │ │ │ │ 1988
│ │ │ │ │ 1989
│ │ │ │ │ @@ -28722,15 +28741,15 @@
│ │ │ │ │ -----------+--- - 1 - - | 0
│ │ │ │ │ - 1 - - - | 1
│ │ │ │ │ \ - - 1 d | d
│ │ │ │ │ - - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -340
│ │ │ │ │ +342
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.160: simcells.v
│ │ │ │ │ 2041
│ │ │ │ │ @@ -28807,15 +28826,15 @@
│ │ │ │ │
│ │ │ │ │ C S R E D | Q
│ │ │ │ │ -----------+--- - 0 - - | 0
│ │ │ │ │ - 0 - - - | 1
│ │ │ │ │ / - - 1 d | d
│ │ │ │ │ - - - - - | q
│ │ │ │ │
│ │ │ │ │ -341
│ │ │ │ │ +343
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.162: simcells.v
│ │ │ │ │ 2097
│ │ │ │ │ 2098
│ │ │ │ │ @@ -28888,15 +28907,15 @@
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ C S R E D | Q
│ │ │ │ │ -----------+--- - 1 - - | 0
│ │ │ │ │ - 0 - - - | 1
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -342
│ │ │ │ │ +344
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -28971,15 +28990,15 @@
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFSRE_PPNP_
│ │ │ │ │ A positive edge D-type flip-flop with positive polarity set, negative polarity reset and positive polarity
│ │ │ │ │ clock enable.
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -343
│ │ │ │ │ +345
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ C S R E D | Q
│ │ │ │ │ -----------+--- - 0 - - | 0
│ │ │ │ │ @@ -29052,15 +29071,15 @@
│ │ │ │ │ else if (E == 0)
│ │ │ │ │ Q <= D;
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFSRE_PPPP_
│ │ │ │ │ A positive edge D-type flip-flop with positive polarity set, positive polarity reset and positive polarity
│ │ │ │ │ -344
│ │ │ │ │ +346
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ clock enable.
│ │ │ │ │ Truth table:
│ │ │ │ │ @@ -29137,15 +29156,15 @@
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFSR_NNP_
│ │ │ │ │ A negative edge D-type flip-flop with negative polarity set and positive polarity reset.
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -345
│ │ │ │ │ +347
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ C S R D | Q
│ │ │ │ │ ---------+--- - 1 - | 0
│ │ │ │ │ @@ -29218,15 +29237,15 @@
│ │ │ │ │ Q <= D;
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFSR_NPP_
│ │ │ │ │ A negative edge D-type flip-flop with positive polarity set and positive polarity reset.
│ │ │ │ │
│ │ │ │ │ -346
│ │ │ │ │ +348
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ @@ -29303,15 +29322,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFSR_PNP_
│ │ │ │ │ A positive edge D-type flip-flop with negative polarity set and positive polarity reset.
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -347
│ │ │ │ │ +349
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ C S R D | Q
│ │ │ │ │ ---------+--- - 1 - | 0
│ │ │ │ │ @@ -29384,15 +29403,15 @@
│ │ │ │ │ Q <= D;
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DFFSR_PPP_
│ │ │ │ │ A positive edge D-type flip-flop with positive polarity set and positive polarity reset.
│ │ │ │ │
│ │ │ │ │ -348
│ │ │ │ │ +350
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ @@ -29468,15 +29487,15 @@
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ D C R | Q
│ │ │ │ │ -------+--(continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -349
│ │ │ │ │ +351
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ - - 0 | 1
│ │ │ │ │ d \ - | d
│ │ │ │ │ @@ -29545,15 +29564,15 @@
│ │ │ │ │ D C R | Q
│ │ │ │ │ -------+--- - 1 | 1
│ │ │ │ │ d \ - | d
│ │ │ │ │ - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -350
│ │ │ │ │ +352
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.180: simcells.v
│ │ │ │ │ 803
│ │ │ │ │ @@ -29630,15 +29649,15 @@
│ │ │ │ │ if (R == 0)
│ │ │ │ │ Q <= 0;
│ │ │ │ │ else
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -351
│ │ │ │ │ +353
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Q <= D;
│ │ │ │ │
│ │ │ │ │ @@ -29700,15 +29719,15 @@
│ │ │ │ │ 879
│ │ │ │ │ 880
│ │ │ │ │ 881
│ │ │ │ │ 882
│ │ │ │ │ 883
│ │ │ │ │ 884
│ │ │ │ │
│ │ │ │ │ -352
│ │ │ │ │ +354
│ │ │ │ │
│ │ │ │ │ module \$_DFF_PP0_ (D, C, R, Q);
│ │ │ │ │ input D, C, R;
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @(posedge C or posedge R) begin
│ │ │ │ │ if (R == 1)
│ │ │ │ │ Q <= 0;
│ │ │ │ │ @@ -29790,15 +29809,15 @@
│ │ │ │ │
│ │ │ │ │ module \$_FF_ (D, Q);
│ │ │ │ │ input D;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -353
│ │ │ │ │ +355
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 591
│ │ │ │ │ 592
│ │ │ │ │ 593
│ │ │ │ │ @@ -29870,15 +29889,15 @@
│ │ │ │ │ module \$_SDFFCE_NN0P_ (D, C, R, E, Q);
│ │ │ │ │ input D, C, R, E;
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @(negedge C) begin
│ │ │ │ │ if (E == 1) begin
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -354
│ │ │ │ │ +356
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -29956,15 +29975,15 @@
│ │ │ │ │ module \$_SDFFCE_NN1P_ (D, C, R, E, Q);
│ │ │ │ │ input D, C, R, E;
│ │ │ │ │ output reg Q;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -355
│ │ │ │ │ +357
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2968
│ │ │ │ │ 2969
│ │ │ │ │ 2970
│ │ │ │ │ @@ -30031,15 +30050,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- \ 1 1 | 0
│ │ │ │ │ d \ - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -356
│ │ │ │ │ +358
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.193: simcells.v
│ │ │ │ │ 3019
│ │ │ │ │ @@ -30116,15 +30135,15 @@
│ │ │ │ │ d \ - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -357
│ │ │ │ │ +359
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.195: simcells.v
│ │ │ │ │ 3073
│ │ │ │ │ 3074
│ │ │ │ │ 3075
│ │ │ │ │ @@ -30197,15 +30216,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- / 0 1 | 0
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -358
│ │ │ │ │ +360
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.197: simcells.v
│ │ │ │ │ 3127
│ │ │ │ │ @@ -30282,15 +30301,15 @@
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -359
│ │ │ │ │ +361
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.199: simcells.v
│ │ │ │ │ 3181
│ │ │ │ │ 3182
│ │ │ │ │ 3183
│ │ │ │ │ @@ -30363,15 +30382,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- / 1 1 | 0
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -360
│ │ │ │ │ +362
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.201: simcells.v
│ │ │ │ │ 3235
│ │ │ │ │ @@ -30448,15 +30467,15 @@
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -361
│ │ │ │ │ +363
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.203: simcells.v
│ │ │ │ │ 3289
│ │ │ │ │ 3290
│ │ │ │ │ 3291
│ │ │ │ │ @@ -30525,15 +30544,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- \ 0 - | 0
│ │ │ │ │ d \ - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -362
│ │ │ │ │ +364
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.205: simcells.v
│ │ │ │ │ 2509
│ │ │ │ │ @@ -30602,15 +30621,15 @@
│ │ │ │ │ d \ - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -363
│ │ │ │ │ +365
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.207: simcells.v
│ │ │ │ │ 2559
│ │ │ │ │ 2560
│ │ │ │ │ 2561
│ │ │ │ │ @@ -30675,15 +30694,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- \ 1 - | 0
│ │ │ │ │ d \ - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -364
│ │ │ │ │ +366
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.209: simcells.v
│ │ │ │ │ 2609
│ │ │ │ │ @@ -30752,15 +30771,15 @@
│ │ │ │ │ d \ - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -365
│ │ │ │ │ +367
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.211: simcells.v
│ │ │ │ │ 2659
│ │ │ │ │ 2660
│ │ │ │ │ 2661
│ │ │ │ │ @@ -30825,15 +30844,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- / 0 - | 0
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -366
│ │ │ │ │ +368
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.213: simcells.v
│ │ │ │ │ 2709
│ │ │ │ │ @@ -30902,15 +30921,15 @@
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -367
│ │ │ │ │ +369
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.215: simcells.v
│ │ │ │ │ 2759
│ │ │ │ │ 2760
│ │ │ │ │ 2761
│ │ │ │ │ @@ -30975,15 +30994,15 @@
│ │ │ │ │ D C R E | Q
│ │ │ │ │ ---------+--- / 1 - | 0
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -368
│ │ │ │ │ +370
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.217: simcells.v
│ │ │ │ │ 2809
│ │ │ │ │ @@ -31052,15 +31071,15 @@
│ │ │ │ │ d / - 1 | d
│ │ │ │ │ - - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -369
│ │ │ │ │ +371
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.219: simcells.v
│ │ │ │ │ 2859
│ │ │ │ │ 2860
│ │ │ │ │ 2861
│ │ │ │ │ @@ -31132,15 +31151,15 @@
│ │ │ │ │ 2317
│ │ │ │ │
│ │ │ │ │ module \$_SDFF_NN1_ (D, C, R, Q);
│ │ │ │ │ input D, C, R;
│ │ │ │ │ output reg Q;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -370
│ │ │ │ │ +372
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 2318
│ │ │ │ │ @@ -31218,15 +31237,15 @@
│ │ │ │ │ if (R == 1)
│ │ │ │ │ Q <= 1;
│ │ │ │ │ else
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -371
│ │ │ │ │ +373
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Q <= D;
│ │ │ │ │
│ │ │ │ │ @@ -31288,15 +31307,15 @@
│ │ │ │ │ 2415
│ │ │ │ │ 2416
│ │ │ │ │ 2417
│ │ │ │ │ 2418
│ │ │ │ │ 2419
│ │ │ │ │ 2420
│ │ │ │ │
│ │ │ │ │ -372
│ │ │ │ │ +374
│ │ │ │ │
│ │ │ │ │ module \$_SDFF_PN1_ (D, C, R, Q);
│ │ │ │ │ input D, C, R;
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @(posedge C) begin
│ │ │ │ │ if (R == 0)
│ │ │ │ │ Q <= 1;
│ │ │ │ │ @@ -31376,15 +31395,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ 9.2.4 Latch cells
│ │ │ │ │ The cell types $_DLATCH_N_ and $_DLATCH_P_ represent d-type latches.
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -373
│ │ │ │ │ +375
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Table 9.12: Cell types for basic latches
│ │ │ │ │ Verilog
│ │ │ │ │
│ │ │ │ │ Cell Type
│ │ │ │ │ @@ -31456,15 +31475,15 @@
│ │ │ │ │ else if (S == SET_LVL)
│ │ │ │ │ Q <= 1;
│ │ │ │ │ else if (E == EN_LVL)
│ │ │ │ │ Q <= D;
│ │ │ │ │ Table 9.14: Cell types for gate level logic networks (latches with
│ │ │ │ │ set and reset)
│ │ │ │ │
│ │ │ │ │ -374
│ │ │ │ │ +376
│ │ │ │ │
│ │ │ │ │ 𝐸𝑛𝐿𝑣𝑙
│ │ │ │ │
│ │ │ │ │ 𝑆𝑒𝑡𝐿𝑣𝑙
│ │ │ │ │
│ │ │ │ │ 𝑅𝑠𝑡𝐿𝑣𝑙
│ │ │ │ │
│ │ │ │ │ @@ -31584,15 +31603,15 @@
│ │ │ │ │ E S R D | Q
│ │ │ │ │ ---------+--- - 1 - | 0
│ │ │ │ │ - 0 - - | 1
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -375
│ │ │ │ │ +377
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ 0 - - d | d
│ │ │ │ │ - - - - | q
│ │ │ │ │ @@ -31665,15 +31684,15 @@
│ │ │ │ │ yosys> help $_DLATCHSR_NPP_
│ │ │ │ │ A negative enable D-type latch with positive polarity set and positive polarity reset.
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ E S R D | Q
│ │ │ │ │ ---------+--(continues on next page)
│ │ │ │ │
│ │ │ │ │ -376
│ │ │ │ │ +378
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -31748,15 +31767,15 @@
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DLATCHSR_PNP_
│ │ │ │ │ A positive enable D-type latch with negative polarity set and positive polarity reset.
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -377
│ │ │ │ │ +379
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ E S R D | Q
│ │ │ │ │ ---------+--- - 1 - | 0
│ │ │ │ │ @@ -31829,15 +31848,15 @@
│ │ │ │ │ Q <= D;
│ │ │ │ │ end
│ │ │ │ │ endmodule
│ │ │ │ │
│ │ │ │ │ yosys> help $_DLATCHSR_PPP_
│ │ │ │ │ A positive enable D-type latch with positive polarity set and positive polarity reset.
│ │ │ │ │
│ │ │ │ │ -378
│ │ │ │ │ +380
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ @@ -31913,15 +31932,15 @@
│ │ │ │ │ Truth table:
│ │ │ │ │
│ │ │ │ │ E R D | Q
│ │ │ │ │ -------+--(continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -379
│ │ │ │ │ +381
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ - 0 - | 1
│ │ │ │ │ 0 - d | d
│ │ │ │ │ @@ -31990,15 +32009,15 @@
│ │ │ │ │ E R D | Q
│ │ │ │ │ -------+--- 1 - | 1
│ │ │ │ │ 0 - d | d
│ │ │ │ │ - - - | q
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ -380
│ │ │ │ │ +382
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.239: simcells.v
│ │ │ │ │ 3429
│ │ │ │ │ @@ -32075,15 +32094,15 @@
│ │ │ │ │ always @* begin
│ │ │ │ │ if (R == 0)
│ │ │ │ │ Q <= 0;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -381
│ │ │ │ │ +383
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 3459
│ │ │ │ │ 3460
│ │ │ │ │ 3461
│ │ │ │ │ @@ -32145,15 +32164,15 @@
│ │ │ │ │ 3505
│ │ │ │ │ 3506
│ │ │ │ │ 3507
│ │ │ │ │ 3508
│ │ │ │ │ 3509
│ │ │ │ │ 3510
│ │ │ │ │
│ │ │ │ │ -382
│ │ │ │ │ +384
│ │ │ │ │
│ │ │ │ │ module \$_DLATCH_PP0_ (E, R, D, Q);
│ │ │ │ │ input E, R, D;
│ │ │ │ │ output reg Q;
│ │ │ │ │ always @* begin
│ │ │ │ │ if (R == 1)
│ │ │ │ │ Q <= 0;
│ │ │ │ │ @@ -32234,15 +32253,15 @@
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ S R | Q
│ │ │ │ │ -----+--- 0 | 0
│ │ │ │ │ 0 - | 1
│ │ │ │ │ - - | q
│ │ │ │ │
│ │ │ │ │ -383
│ │ │ │ │ +385
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │ Listing 9.246: simcells.v
│ │ │ │ │ 497
│ │ │ │ │ 498
│ │ │ │ │ @@ -32313,15 +32332,15 @@
│ │ │ │ │ 545
│ │ │ │ │ 546
│ │ │ │ │
│ │ │ │ │ module \$_SR_PN_ (S, R, Q);
│ │ │ │ │ input S, R;
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -384
│ │ │ │ │ +386
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │ 547
│ │ │ │ │ @@ -32387,15 +32406,15 @@
│ │ │ │ │
│ │ │ │ │ Properties
│ │ │ │ │ is_evaluable
│ │ │ │ │ Simulation model (verilog)
│ │ │ │ │
│ │ │ │ │ 9.2. Gate-level cells
│ │ │ │ │
│ │ │ │ │ -385
│ │ │ │ │ +387
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ Listing 9.250: simcells.v
│ │ │ │ │ 473
│ │ │ │ │ 474
│ │ │ │ │ 475
│ │ │ │ │ @@ -32416,15 +32435,15 @@
│ │ │ │ │ Some passes will treat these cells as the non ‘x’ aware cell. For example, during synthesis $eqx will
│ │ │ │ │ typically be treated as $eq .
│ │ │ │ │ x-output
│ │ │ │ │ These cells can produce ‘x’ output even if all inputs are defined. For example, a $div cell with divisor
│ │ │ │ │ (B) equal to zero has undefined output.
│ │ │ │ │ Refer to the propindex for the list of cells with a given property.
│ │ │ │ │
│ │ │ │ │ -386
│ │ │ │ │ +388
│ │ │ │ │
│ │ │ │ │ Chapter 9. Internal cell library
│ │ │ │ │
│ │ │ │ │ CHAPTER
│ │ │ │ │
│ │ │ │ │ TEN
│ │ │ │ │
│ │ │ │ │ @@ -32479,15 +32498,15 @@
│ │ │ │ │ ˓→to console. Use this option twice to also quiet warning messages
│ │ │ │ │ -v, --verbose <level>
│ │ │ │ │ print log headers up to <level> to the console. Implies ˓→q for everything except the 'End of script.' message.
│ │ │ │ │ -t, --timestamp
│ │ │ │ │ annotate all log messages with a time stamp
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -387
│ │ │ │ │ +389
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -d, --detailed-timing
│ │ │ │ │ print more detailed timing stats at exit
│ │ │ │ │ @@ -32544,15 +32563,15 @@
│ │ │ │ │ TMPDIR
│ │ │ │ │ Used for storing temporary files.
│ │ │ │ │ ABC
│ │ │ │ │ When compiling Yosys with out-of-tree ABC using ABCEXTERNAL, this variable can be used to override
│ │ │ │ │ the external ABC executable.
│ │ │ │ │ YOSYS_NOVERIFIC
│ │ │ │ │
│ │ │ │ │ -388
│ │ │ │ │ +390
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ If Yosys was built with Verific, this environment variable can be used to temporarily disable Verific
│ │ │ │ │ support.
│ │ │ │ │ @@ -32593,15 +32612,15 @@
│ │ │ │ │ for -sop:
│ │ │ │ │ strash; &get -n; &fraig -x; &put; scorr; dc2; dretime; strash;
│ │ │ │ │ dch -f; cover {I} {P}
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.2. abc - use ABC for technology mapping
│ │ │ │ │
│ │ │ │ │ -389
│ │ │ │ │ +391
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ otherwise:
│ │ │ │ │ strash; &get -n; &fraig -x; &put; scorr; dc2; dretime; strash;
│ │ │ │ │ @@ -32639,15 +32658,15 @@
│ │ │ │ │ drive the primary inputs and the set_load statement sets the load in
│ │ │ │ │ femtofarads for each primary output.
│ │ │ │ │ -D <picoseconds>
│ │ │ │ │ set delay target. the string {D} in the default scripts above is
│ │ │ │ │ replaced by this option when used, and an empty string otherwise.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -390
│ │ │ │ │ +392
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -32693,15 +32712,15 @@
│ │ │ │ │ The alias 'all' represent the full set of all gate types.
│ │ │ │ │ Prefix a gate type with a '-' to remove it from the list. For example
│ │ │ │ │ the arguments 'AND,OR,XOR' and 'simple,-MUX' are equivalent.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.2. abc - use ABC for technology mapping
│ │ │ │ │
│ │ │ │ │ -391
│ │ │ │ │ +393
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ The default is 'all,-NMUX,-AOI3,-OAI3,-AOI4,-OAI4'.
│ │ │ │ │ -dff
│ │ │ │ │ @@ -32739,15 +32758,15 @@
│ │ │ │ │ [1] http://www.eecs.berkeley.edu/~alanmi/abc/
│ │ │ │ │
│ │ │ │ │ 10.3 abc9 - use ABC9 for technology mapping
│ │ │ │ │ yosys> help abc9
│ │ │ │ │ abc9 [options] [selection]
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -392
│ │ │ │ │ +394
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -32791,15 +32810,15 @@
│ │ │ │ │ 2, 3, .. inputs.
│ │ │ │ │ -maxlut <width>
│ │ │ │ │ when auto-generating the lut library, discard all luts equal to or
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.3. abc9 - use ABC9 for technology mapping
│ │ │ │ │
│ │ │ │ │ -393
│ │ │ │ │ +395
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ greater than this size (applicable when neither -lut nor -luts is
│ │ │ │ │ specified).
│ │ │ │ │ @@ -32857,15 +32876,15 @@
│ │ │ │ │ ␣
│ │ │ │ │ ␣
│ │ │ │ │ ␣
│ │ │ │ │ ␣
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -394
│ │ │ │ │ +396
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -32929,15 +32948,15 @@
│ │ │ │ │ setattr -mod -unset abc9_box_id
│ │ │ │ │
│ │ │ │ │ 10.4 abc9_exe - use ABC9 for technology mapping
│ │ │ │ │ yosys> help abc9_exe
│ │ │ │ │
│ │ │ │ │ 10.4. abc9_exe - use ABC9 for technology mapping
│ │ │ │ │
│ │ │ │ │ -395
│ │ │ │ │ +397
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ abc9_exe [options]
│ │ │ │ │ This pass uses the ABC tool [1] for technology mapping of the top module
│ │ │ │ │ (according to the (* top *) attribute or if only one module is currently
│ │ │ │ │ selected) to a target FPGA architecture.
│ │ │ │ │ @@ -32973,15 +32992,15 @@
│ │ │ │ │ this option can be used multiple times.
│ │ │ │ │ -D <picoseconds>
│ │ │ │ │ set delay target. the string {D} in the default scripts above is
│ │ │ │ │ replaced by this option when used, and an empty string otherwise
│ │ │ │ │ (indicating best possible delay).
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -396
│ │ │ │ │ +398
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -33023,15 +33042,15 @@
│ │ │ │ │ -check
│ │ │ │ │ check that the design is valid, e.g. (* abc9_box_id *) values are
│ │ │ │ │ unique, (* abc9_carry *) is only given for one input/output port, etc.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.5. abc9_ops - helper functions for ABC9
│ │ │ │ │
│ │ │ │ │ -397
│ │ │ │ │ +399
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -prep_hier
│ │ │ │ │ derive all used (* abc9_box *) or (* abc9_flop *) (if -dff option)
│ │ │ │ │ @@ -33074,15 +33093,15 @@
│ │ │ │ │ '$abc9_holes' design that contains the logic behaviour of ABC9
│ │ │ │ │ whiteboxes.
│ │ │ │ │ -dff
│ │ │ │ │ consider flop cells (those instantiating modules marked with
│ │ │ │ │ (* abc9_flop *)) during -prep_{delays,xaiger,box}.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -398
│ │ │ │ │ +400
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -33123,15 +33142,15 @@
│ │ │ │ │ [1] http://www.eecs.berkeley.edu/~alanmi/abc/
│ │ │ │ │ check:
│ │ │ │ │ abc9_ops -check
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.6. abc_new - (experimental) use ABC for SC technology mapping (new)
│ │ │ │ │
│ │ │ │ │ -399
│ │ │ │ │ +401
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ prep_boxes:
│ │ │ │ │ box_derive
│ │ │ │ │ @@ -33170,15 +33189,15 @@
│ │ │ │ │ -init
│ │ │ │ │ The selected FFs will be modified to have an abstract initial value.
│ │ │ │ │ The -enable/-enablen options are not supported in this mode.
│ │ │ │ │ The selection is used in the same way as it is for the -state mode.
│ │ │ │ │ -value
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -400
│ │ │ │ │ +402
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -33223,15 +33242,15 @@
│ │ │ │ │ Add a wire (input, inout, output port) with the given name and width. The
│ │ │ │ │ command will fail if the object exists already and has different properties
│ │ │ │ │ than the object to be created.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.8. add - add objects to the design
│ │ │ │ │
│ │ │ │ │ -401
│ │ │ │ │ +403
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ add -global_input <name> <width> [selection]
│ │ │ │ │ Like 'add -input', but also connect the signal between instances of the
│ │ │ │ │ @@ -33260,15 +33279,15 @@
│ │ │ │ │ and $macc cells.
│ │ │ │ │
│ │ │ │ │ 10.11 anlogic_eqn - Anlogic: Calculate equations for luts
│ │ │ │ │ yosys> help anlogic_eqn
│ │ │ │ │ anlogic_eqn [selection]
│ │ │ │ │ Calculate equations for luts since bitstream generator depends on it.
│ │ │ │ │
│ │ │ │ │ -402
│ │ │ │ │ +404
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.12 anlogic_fixcarry - Anlogic: fix carry chain
│ │ │ │ │ yosys> help anlogic_fixcarry
│ │ │ │ │ @@ -33303,15 +33322,15 @@
│ │ │ │ │ yosys> help attrmap
│ │ │ │ │ attrmap [options] [selection]
│ │ │ │ │ This command renames attributes and/or maps key/value pairs to
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.12. anlogic_fixcarry - Anlogic: fix carry chain
│ │ │ │ │
│ │ │ │ │ -403
│ │ │ │ │ +405
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ other key/value pairs.
│ │ │ │ │ -tocase <name>
│ │ │ │ │ @@ -33347,15 +33366,15 @@
│ │ │ │ │ cell takes it.
│ │ │ │ │ -driven
│ │ │ │ │ By default, attriburtes are moved to the cell driving the
│ │ │ │ │ wire. With this option set it will be moved to the cell
│ │ │ │ │ driven by the wire instead.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -404
│ │ │ │ │ +406
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -33390,15 +33409,15 @@
│ │ │ │ │ width of result is at least 8.
│ │ │ │ │ -lowpower
│ │ │ │ │ use an alternative low-power architecture for the generated multiplier
│ │ │ │ │ (signed multipliers only)
│ │ │ │ │
│ │ │ │ │ 10.17. autoname - automatically assign names to objects
│ │ │ │ │
│ │ │ │ │ -405
│ │ │ │ │ +407
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.21 box_derive - derive box modules
│ │ │ │ │ yosys> help box_derive
│ │ │ │ │ box_derive [-base <base_module>] [-naming_attr <attr>] [selection]
│ │ │ │ │ As part of the assembly of the design hierarchy done by the 'hierarchy' command,
│ │ │ │ │ @@ -33434,15 +33453,15 @@
│ │ │ │ │ -chain
│ │ │ │ │ Chain all alias wires. By default only wires with positive-valued
│ │ │ │ │ 'chain' or 'keep' attribute on them are chained.
│ │ │ │ │ -output
│ │ │ │ │ Enable chaining of ouput ports wires.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -406
│ │ │ │ │ +408
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -33479,15 +33498,15 @@
│ │ │ │ │ Enter 'buffered-normalized mode' and (re-)normalize.
│ │ │ │ │ -reset
│ │ │ │ │ Leave 'buffered-normalized mode' without changing the netlist.
│ │ │ │ │ WARNING: THE 'bufnorm' COMMAND IS EXPERIMENTAL.
│ │ │ │ │
│ │ │ │ │ 10.22. bufnorm - (experimental) convert design into buffered-normalized form
│ │ │ │ │
│ │ │ │ │ -407
│ │ │ │ │ +409
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.23 bugpoint - minimize testcases
│ │ │ │ │ yosys> help bugpoint
│ │ │ │ │ bugpoint [options] [-script <filename> | -command "<command>"]
│ │ │ │ │ This command minimizes the current design that is known to crash Yosys with the
│ │ │ │ │ @@ -33524,15 +33543,15 @@
│ │ │ │ │ -cells
│ │ │ │ │ try to remove cells. cells with a (* bugpoint_keep *) attribute will
│ │ │ │ │ be skipped.
│ │ │ │ │ -connections
│ │ │ │ │ try to reconnect ports to 'x.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -408
│ │ │ │ │ +410
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -33564,15 +33583,15 @@
│ │ │ │ │ the name of a module in the current design is generated, then switch to that
│ │ │ │ │ module. Otherwise clear the current selection.
│ │ │ │ │ cd
│ │ │ │ │ This is just a shortcut for 'select -clear'.
│ │ │ │ │
│ │ │ │ │ 10.24. bwmuxmap - replace $bwmux cells with equivalent logic
│ │ │ │ │
│ │ │ │ │ -409
│ │ │ │ │ +411
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.26 cellmatch - match cells to their targets in cell library
│ │ │ │ │ yosys> help cellmatch
│ │ │ │ │ cellmatch -lib <design> [module selection]
│ │ │ │ │ This pass identifies functionally equivalent counterparts between each of the
│ │ │ │ │ @@ -33605,15 +33624,15 @@
│ │ │ │ │ target architecture
│ │ │ │ │ -allow-tbuf
│ │ │ │ │ modify the -mapped behavior to still allow $_TBUF_ cells
│ │ │ │ │ -assert
│ │ │ │ │ produce a runtime error if any problems are found in the current design
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -410
│ │ │ │ │ +412
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -33662,15 +33681,15 @@
│ │ │ │ │ -fair2live
│ │ │ │ │ change the roles of cells as indicated. these options can be combined
│ │ │ │ │ -lower
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.28. chformal - change formal constraints of the design
│ │ │ │ │
│ │ │ │ │ -411
│ │ │ │ │ +413
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ convert each $check cell into an $assert, $assume, $live, $fair or
│ │ │ │ │ $cover cell. If the $check cell contains a message, also produce a
│ │ │ │ │ @@ -33698,15 +33717,15 @@
│ │ │ │ │ clean [options] [selection]
│ │ │ │ │ This is identical to 'opt_clean', but less verbose.
│ │ │ │ │ When commands are separated using the ';;' token, this command will be executed
│ │ │ │ │ between the commands.
│ │ │ │ │ When commands are separated using the ';;;' token, this command will be executed
│ │ │ │ │ in -purge mode between the commands.
│ │ │ │ │
│ │ │ │ │ -412
│ │ │ │ │ +414
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.32 clean_zerowidth - clean zero-width connections from the design
│ │ │ │ │ yosys> help clean_zerowidth
│ │ │ │ │ @@ -33744,15 +33763,15 @@
│ │ │ │ │ -buf <celltype> <portname_out>:<portname_in>
│ │ │ │ │ Specifies the cell type to use for the clock buffers
│ │ │ │ │ and its port names. The first port will be connected to
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.32. clean_zerowidth - clean zero-width connections from the design
│ │ │ │ │
│ │ │ │ │ -413
│ │ │ │ │ +415
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ the clock network sinks, and the second will be connected
│ │ │ │ │ to the actual clock source.
│ │ │ │ │ @@ -33790,15 +33809,15 @@
│ │ │ │ │ in the liberty file specified by -liberty.
│ │ │ │ │ -tie_lo <port_name>
│ │ │ │ │ Port <port_name> of the ICG will be tied to zero.
│ │ │ │ │ Intended for DFT scan-enable pins.
│ │ │ │ │ -min_net_size <n>
│ │ │ │ │ Only transform sets of at least <n> eligible FFs.
│ │ │ │ │
│ │ │ │ │ -414
│ │ │ │ │ +416
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.36 connect - create or remove connections
│ │ │ │ │ yosys> help connect
│ │ │ │ │ @@ -33832,15 +33851,15 @@
│ │ │ │ │ connect to Unix domain socket at <path>. (Unix)
│ │ │ │ │ connect to bidirectional byte-type named pipe at <path>. (Windows)
│ │ │ │ │ A simple JSON-based, newline-delimited protocol is used for communicating with
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.36. connect - create or remove connections
│ │ │ │ │
│ │ │ │ │ -415
│ │ │ │ │ +417
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ the frontend. Yosys requests data from the frontend by sending exactly 1 line
│ │ │ │ │ of JSON. Frontend responds with data or error message by replying with exactly
│ │ │ │ │ @@ -33877,15 +33896,15 @@
│ │ │ │ │ -signed <cell_type> <port_name> <width_param>
│ │ │ │ │ -unsigned <cell_type> <port_name> <width_param>
│ │ │ │ │ consider the specified signed/unsigned wrapper output
│ │ │ │ │ -port <cell_type> <port_name> <width_param> <sign_param>
│ │ │ │ │ use the specified parameter to decide if signed or unsigned
│ │ │ │ │ The options -signed, -unsigned, and -port can be specified multiple times.
│ │ │ │ │
│ │ │ │ │ -416
│ │ │ │ │ +418
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.39 coolrunner2_fixup - insert necessary buffer cells for CoolRunner-II
│ │ │ │ │ architecture
│ │ │ │ │ @@ -33921,15 +33940,15 @@
│ │ │ │ │ Write output to this file, append if exists.
│ │ │ │ │ -d dir
│ │ │ │ │ Write output to a newly created file in the specified directory.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.39. coolrunner2_fixup - insert necessary buffer cells for CoolRunner-II architecture
│ │ │ │ │
│ │ │ │ │ -417
│ │ │ │ │ +419
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ When one or more pattern (shell wildcards) are specified, then only counters
│ │ │ │ │ matching at least one pattern are printed.
│ │ │ │ │ @@ -33954,15 +33973,15 @@
│ │ │ │ │ $anyseq cell and drive the cutpoint net from that
│ │ │ │ │
│ │ │ │ │ 10.44 debug - run command with debug log messages enabled
│ │ │ │ │ yosys> help debug
│ │ │ │ │ debug cmd
│ │ │ │ │ Execute the specified command with debug log messages enabled
│ │ │ │ │
│ │ │ │ │ -418
│ │ │ │ │ +420
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.45 delete - delete objects in the design
│ │ │ │ │ yosys> help delete
│ │ │ │ │ @@ -33991,15 +34010,15 @@
│ │ │ │ │ Save the current design under the given name.
│ │ │ │ │ design -stash <name>
│ │ │ │ │ Save the current design under the given name and then clear the current design.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.45. delete - delete objects in the design
│ │ │ │ │
│ │ │ │ │ -419
│ │ │ │ │ +421
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ design -push
│ │ │ │ │ Push the current design to the stack and then clear the current design.
│ │ │ │ │ @@ -34021,15 +34040,15 @@
│ │ │ │ │ module that is then used as top module for this command.
│ │ │ │ │ design -reset-vlog
│ │ │ │ │ The Verilog front-end remembers defined macros and top-level declarations
│ │ │ │ │ between calls to 'read_verilog'. This command resets this memory.
│ │ │ │ │ design -delete <name>
│ │ │ │ │ Delete the design previously saved under the given name.
│ │ │ │ │
│ │ │ │ │ -420
│ │ │ │ │ +422
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.49 dffinit - set INIT param on FF cells
│ │ │ │ │ yosys> help dffinit
│ │ │ │ │ @@ -34070,15 +34089,15 @@
│ │ │ │ │ -mince <num>
│ │ │ │ │ specifies a minimum number of FFs that should be using any given
│ │ │ │ │ clock enable signal. If a clock enable signal doesn't meet this
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.49. dffinit - set INIT param on FF cells
│ │ │ │ │
│ │ │ │ │ -421
│ │ │ │ │ +423
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ threshold, it is unmapped into soft logic.
│ │ │ │ │ -minsrst <num>
│ │ │ │ │ @@ -34125,15 +34144,15 @@
│ │ │ │ │ dfflibmap [-prepare] [-map-only] [-info] [-dont_use <cell_name>] -liberty <file>␣
│ │ │ │ │ [selection]
│ │ │ │ │
│ │ │ │ │ ˓→
│ │ │ │ │
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -422
│ │ │ │ │ +424
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -34171,15 +34190,15 @@
│ │ │ │ │ yosys> help dft_tag
│ │ │ │ │ dft_tag [options] [selection]
│ │ │ │ │ This pass... TODO
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.52. dffunmap - unmap clock enable and synchronous reset from FFs
│ │ │ │ │
│ │ │ │ │ -423
│ │ │ │ │ +425
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -overwrite-only
│ │ │ │ │ Only process $overwrite_tag and $original_tag cells.
│ │ │ │ │ @@ -34213,15 +34232,15 @@
│ │ │ │ │ Print all commands to log before executing them.
│ │ │ │ │ echo off
│ │ │ │ │ Do not print all commands to log before executing them. (default)
│ │ │ │ │
│ │ │ │ │ 10.56 edgetypes - list all types of edges in selection
│ │ │ │ │ yosys> help edgetypes
│ │ │ │ │
│ │ │ │ │ -424
│ │ │ │ │ +426
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ edgetypes [options] [selection]
│ │ │ │ │ This command lists all unique types of 'edges' found in the selection. An 'edge'
│ │ │ │ │ @@ -34254,15 +34273,15 @@
│ │ │ │ │ However, this command uses a weak definition of 'equivalence': This command
│ │ │ │ │ proves that the two circuits will not diverge after they produce equal
│ │ │ │ │ outputs (observable points via $equiv) for at least <N> cycles (the <N>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.57. efinix_fixcarry - Efinix: fix carry chain
│ │ │ │ │
│ │ │ │ │ -425
│ │ │ │ │ +427
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ specified via -seq).
│ │ │ │ │ Combined with simulation this is very powerful because simulation can give
│ │ │ │ │ @@ -34296,15 +34315,15 @@
│ │ │ │ │ the proven part of the circuit. Regions with higher numbers are connected
│ │ │ │ │ unproven subcricuits. The integer attribute 'equiv_region' is set on all
│ │ │ │ │ wires and cells.
│ │ │ │ │
│ │ │ │ │ 10.62 equiv_miter - extract miter from equiv circuit
│ │ │ │ │ yosys> help equiv_miter
│ │ │ │ │
│ │ │ │ │ -426
│ │ │ │ │ +428
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ equiv_miter [options] miter_module [selection]
│ │ │ │ │ This creates a miter module for further analysis of the selected $equiv cells.
│ │ │ │ │ @@ -34343,15 +34362,15 @@
│ │ │ │ │ -undef
│ │ │ │ │ enable modelling of undef states during equiv_induct.
│ │ │ │ │ -nocheck
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.63. equiv_opt - prove equivalence for optimized circuit
│ │ │ │ │
│ │ │ │ │ -427
│ │ │ │ │ +429
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ disable running check before and after the command under test.
│ │ │ │ │ The following commands are executed by this verification command:
│ │ │ │ │ @@ -34392,15 +34411,15 @@
│ │ │ │ │ yosys> help equiv_remove
│ │ │ │ │ equiv_remove [options] [selection]
│ │ │ │ │ This command removes the selected $equiv cells. If neither -gold nor -gate is
│ │ │ │ │ used then only proven cells are removed.
│ │ │ │ │ -gold
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -428
│ │ │ │ │ +430
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -34438,15 +34457,15 @@
│ │ │ │ │ equiv_struct [options] [selection]
│ │ │ │ │ This command adds additional $equiv cells based on the assumption that the
│ │ │ │ │ gold and gate circuit are structurally equivalent. Note that this can introduce
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.66. equiv_simple - try proving simple $equiv instances
│ │ │ │ │
│ │ │ │ │ -429
│ │ │ │ │ +431
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ bad $equiv cells in cases where the netlists are not structurally equivalent,
│ │ │ │ │ for example when analyzing circuits with cells with commutative inputs. This
│ │ │ │ │ @@ -34483,15 +34502,15 @@
│ │ │ │ │ show the value for the specified signal. if no -show option is passed
│ │ │ │ │ then all output ports of the current module are used.
│ │ │ │ │
│ │ │ │ │ 10.70 example_dt - drivertools example
│ │ │ │ │ yosys> help example_dt
│ │ │ │ │ TODO: add help message
│ │ │ │ │
│ │ │ │ │ -430
│ │ │ │ │ +432
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.71 exec - execute commands in the operating system shell
│ │ │ │ │ yosys> help exec
│ │ │ │ │ @@ -34532,15 +34551,15 @@
│ │ │ │ │ when exposing a wire, create an input port and disconnect the internal
│ │ │ │ │ driver.
│ │ │ │ │ -shared
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.71. exec - execute commands in the operating system shell
│ │ │ │ │
│ │ │ │ │ -431
│ │ │ │ │ +433
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ only expose those signals that are shared among the selected modules.
│ │ │ │ │ this is useful for preparing modules for equivalence checking.
│ │ │ │ │ @@ -34579,15 +34598,15 @@
│ │ │ │ │ -compat <needle_type> <haystack_type>
│ │ │ │ │ Per default, the cells in the map file (needle) must have the
│ │ │ │ │ type as the cells in the active design (haystack). This option
│ │ │ │ │ can be used to register additional pairs of types that should
│ │ │ │ │ match. This option can be used multiple times.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -432
│ │ │ │ │ +434
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -34625,15 +34644,15 @@
│ │ │ │ │ The modules in the map file may have the attribute 'extract_order' set to an
│ │ │ │ │ integer value. Then this value is used to determine the order in which the pass
│ │ │ │ │ tries to map the modules to the design (ascending, default value is 0).
│ │ │ │ │ See 'help techmap' for a pass that does the opposite thing.
│ │ │ │ │
│ │ │ │ │ 10.73. extract - find subcircuits and replace them with cells
│ │ │ │ │
│ │ │ │ │ -433
│ │ │ │ │ +435
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.74 extract_counter - Extract GreenPak4 counter cells
│ │ │ │ │ yosys> help extract_counter
│ │ │ │ │ extract_counter [options] [selection]
│ │ │ │ │ This pass converts non-resettable or async resettable counters to counter cells.
│ │ │ │ │ @@ -34660,15 +34679,15 @@
│ │ │ │ │ All types are enabled if none of this options is used
│ │ │ │ │ -d <int>
│ │ │ │ │ Set maximum depth for extracted logic cones (default=20)
│ │ │ │ │ -b <int>
│ │ │ │ │ Set maximum breadth for extracted logic cones (default=6)
│ │ │ │ │ -v
│ │ │ │ │
│ │ │ │ │ -434
│ │ │ │ │ +436
│ │ │ │ │
│ │ │ │ │ Verbose output
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ @@ -34708,15 +34727,15 @@
│ │ │ │ │ This pass flattens the design by replacing cells by their implementation. This
│ │ │ │ │ pass is very similar to the 'techmap' pass. The only difference is that this
│ │ │ │ │ pass is using the current design as mapping library.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.76. extract_reduce - converts gate chains into $reduce_* cells
│ │ │ │ │
│ │ │ │ │ -435
│ │ │ │ │ +437
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Cells and/or modules with the 'keep_hierarchy' attribute set will not be
│ │ │ │ │ flattened by this command.
│ │ │ │ │ @@ -34757,15 +34776,15 @@
│ │ │ │ │ -relax
│ │ │ │ │ perform depth relaxation and area minimization.
│ │ │ │ │ -r-alpha n, -r-beta n, -r-gamma n
│ │ │ │ │ parameters of depth relaxation heuristic potential function.
│ │ │ │ │ if not specified, alpha=8, beta=2, gamma=1.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -436
│ │ │ │ │ +438
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -34804,15 +34823,15 @@
│ │ │ │ │ (This should not provide any speedup over the original design, but
│ │ │ │ │ strangely sometimes it does.)
│ │ │ │ │
│ │ │ │ │ If none of -fwd, -bwd, and -nop is given, then -fwd is used as default.
│ │ │ │ │
│ │ │ │ │ 10.80. fmcombine - combine two instances of a cell into one
│ │ │ │ │
│ │ │ │ │ -437
│ │ │ │ │ +439
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.81 fminit - set init values/sequences for formal
│ │ │ │ │ yosys> help fminit
│ │ │ │ │ fminit [options] <selection>
│ │ │ │ │ This pass creates init constraints (for example for reset sequences) in a formal
│ │ │ │ │ @@ -34848,15 +34867,15 @@
│ │ │ │ │ -anyinit2ff
│ │ │ │ │ Replaces $anyinit cells with uninitialized $ff cells. This performs the
│ │ │ │ │ reverse of -ff2anyinit and can be used, before running a backend pass
│ │ │ │ │ (or similar) that is not yet aware of $anyinit cells.
│ │ │ │ │ Note that after running -anyinit2ff, in general, performing don't-care
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -438
│ │ │ │ │ +440
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -34896,15 +34915,15 @@
│ │ │ │ │ This pass is undef-aware, i.e. it considers don't-care values for detecting
│ │ │ │ │ equivalent nodes.
│ │ │ │ │ All selected wires are considered for rewiring. The selected cells cover the
│ │ │ │ │ circuit that is analyzed.
│ │ │ │ │
│ │ │ │ │ 10.83. freduce - perform functional reduction
│ │ │ │ │
│ │ │ │ │ -439
│ │ │ │ │ +441
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.84 fsm - extract and optimize finite state machines
│ │ │ │ │ yosys> help fsm
│ │ │ │ │ fsm [options] [selection]
│ │ │ │ │ This pass calls all the other fsm_* passes in a useful order. This performs
│ │ │ │ │ @@ -34952,15 +34971,15 @@
│ │ │ │ │ yosys> help fsm_detect
│ │ │ │ │ fsm_detect [options] [selection]
│ │ │ │ │ This pass detects finite state machines by identifying the state signal.
│ │ │ │ │ The state signal is then marked by setting the attribute 'fsm_encoding'
│ │ │ │ │ on the state signal to "auto".
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -440
│ │ │ │ │ +442
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -34995,15 +35014,15 @@
│ │ │ │ │ -o filename
│ │ │ │ │ filename of the first exported FSM
│ │ │ │ │ -origenc
│ │ │ │ │ use binary state encoding as state names instead of s0, s1, ...
│ │ │ │ │
│ │ │ │ │ 10.86. fsm_expand - expand FSM cells by merging logic into it
│ │ │ │ │
│ │ │ │ │ -441
│ │ │ │ │ +443
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.88 fsm_extract - extracting FSMs in design
│ │ │ │ │ yosys> help fsm_extract
│ │ │ │ │ fsm_extract [selection]
│ │ │ │ │ This pass operates on all signals marked as FSM state signals using the
│ │ │ │ │ @@ -35032,15 +35051,15 @@
│ │ │ │ │ This pass optimizes FSM cells. It detects which output signals are actually
│ │ │ │ │ not used and removes them from the FSM. This pass is usually used in
│ │ │ │ │ combination with the 'opt_clean' pass (see also 'help fsm').
│ │ │ │ │
│ │ │ │ │ 10.92 fsm_recode - recoding finite state machines
│ │ │ │ │ yosys> help fsm_recode
│ │ │ │ │
│ │ │ │ │ -442
│ │ │ │ │ +444
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ fsm_recode [options] [selection]
│ │ │ │ │ This pass reassign the state encodings for FSM cells. At the moment only
│ │ │ │ │ @@ -35078,15 +35097,15 @@
│ │ │ │ │ -stop <time>
│ │ │ │ │ stop co-simulation in arbitary time (default END)
│ │ │ │ │ -n <integer>
│ │ │ │ │ number of clock cycles to simulate (default: 20)
│ │ │ │ │
│ │ │ │ │ 10.93. fst2tb - generate testbench out of fst file
│ │ │ │ │
│ │ │ │ │ -443
│ │ │ │ │ +445
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.94 future - resolve future sampled value functions
│ │ │ │ │ yosys> help future
│ │ │ │ │ future [options] [selection]
│ │ │ │ │
│ │ │ │ │ @@ -35116,15 +35135,15 @@
│ │ │ │ │ taint tracking logic:
│ │ │ │ │ y_t = a_t | b_t
│ │ │ │ │ -create-instrumented-model
│ │ │ │ │ Replaces the current or specified module with one that has corresponding
│ │ │ │ │ "taint" inputs, outputs, and internal nets along with 4 varying-precision
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -444
│ │ │ │ │ +446
│ │ │ │ │
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│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -35173,15 +35192,15 @@
│ │ │ │ │ y_t = 1
│ │ │ │ │ y_t = 0
│ │ │ │ │ Only applicable in combination with `-create-instrumented-model`.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.96. glift - create GLIFT models and optimization problems
│ │ │ │ │
│ │ │ │ │ -445
│ │ │ │ │ +447
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ (default: do not add more versions of taint tracking logic.
│ │ │ │ │
│ │ │ │ │ @@ -35225,15 +35244,15 @@
│ │ │ │ │ instantiated, and throw an error if the design has no top module.
│ │ │ │ │ -smtcheck
│ │ │ │ │ like -simcheck, but allow smtlib2_module modules.
│ │ │ │ │ -purge_lib
│ │ │ │ │ by default the hierarchy command will not remove library (blackbox)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -446
│ │ │ │ │ +448
│ │ │ │ │
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│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -35277,15 +35296,15 @@
│ │ │ │ │ match the given types and then the given port declarations are used to
│ │ │ │ │ determine the direction of the ports. The syntax for a port declaration is:
│ │ │ │ │ {i|o|io}[@<num>]:<portname>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.99. hierarchy - check, expand and clean up design hierarchy
│ │ │ │ │
│ │ │ │ │ -447
│ │ │ │ │ +449
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Input ports are specified with the 'i' prefix, output ports with the 'o'
│ │ │ │ │ prefix and inout ports with the 'io' prefix. The optional <num> specifies
│ │ │ │ │ @@ -35318,15 +35337,15 @@
│ │ │ │ │ 10.102 ice40_braminit - iCE40: perform SB_RAM40_4K initialization
│ │ │ │ │ from file
│ │ │ │ │ yosys> help ice40_braminit
│ │ │ │ │ ice40_braminit
│ │ │ │ │ This command processes all SB_RAM40_4K blocks with a non-empty INIT_FILE
│ │ │ │ │ parameter and converts it into the required INIT_x attributes
│ │ │ │ │
│ │ │ │ │ -448
│ │ │ │ │ +450
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.103 ice40_dsp - iCE40: map multipliers
│ │ │ │ │ yosys> help ice40_dsp
│ │ │ │ │ @@ -35365,15 +35384,15 @@
│ │ │ │ │ A (* keep *) attribute on either cell will be logically OR-ed together.
│ │ │ │ │ -unwrap
│ │ │ │ │ unwrap $__ICE40_CARRY_WRAPPER cells back into SB_CARRYs and SB_LUT4s,
│ │ │ │ │ including restoring their attributes.
│ │ │ │ │
│ │ │ │ │ 10.103. ice40_dsp - iCE40: map multipliers
│ │ │ │ │
│ │ │ │ │ -449
│ │ │ │ │ +451
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.106 insbuf - insert buffer cells for connected wires
│ │ │ │ │ yosys> help insbuf
│ │ │ │ │ insbuf [options] [selection]
│ │ │ │ │ Insert buffer cells into the design for directly connected wires.
│ │ │ │ │ @@ -35407,15 +35426,15 @@
│ │ │ │ │ of the tristate driver, which can be prefixed with `~` for negative
│ │ │ │ │ polarity enable.
│ │ │ │ │ -tinoutpad <celltype> <oe_port>:<in_port>:<out_port>[:<ext_port>]
│ │ │ │ │ Merges $_TBUF_ cells into the inout pad cell. This takes precedence
│ │ │ │ │ over the other -inoutpad cell. The first portname is the enable input
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -450
│ │ │ │ │ +452
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -35451,15 +35470,15 @@
│ │ │ │ │ See 'help write_jny' for a description of the JSON format used.
│ │ │ │ │
│ │ │ │ │ 10.110 json - write design in JSON format
│ │ │ │ │ yosys> help json
│ │ │ │ │
│ │ │ │ │ 10.109. jny - write design and metadata
│ │ │ │ │
│ │ │ │ │ -451
│ │ │ │ │ +453
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ json [options] [selection]
│ │ │ │ │ Write a JSON netlist of all selected objects.
│ │ │ │ │ -o <filename>
│ │ │ │ │ write to the specified file.
│ │ │ │ │ @@ -35492,15 +35511,15 @@
│ │ │ │ │ lattice_gsr [options] [selection]
│ │ │ │ │ Trim active low async resets connected to GSR and resolve GSR parameter,
│ │ │ │ │ if a GSR or SGSR primitive is used in the design.
│ │ │ │ │ If any cell has the GSR parameter set to "AUTO", this will be resolved
│ │ │ │ │ to "ENABLED" if a GSR primitive is present and the (* nogsr *) attribute
│ │ │ │ │ is not set, otherwise it will be resolved to "DISABLED".
│ │ │ │ │
│ │ │ │ │ -452
│ │ │ │ │ +454
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.113 license - print license terms
│ │ │ │ │ yosys> help license
│ │ │ │ │ @@ -35558,15 +35577,15 @@
│ │ │ │ │ Don't use the internal log() command. Use either -stdout or -stderr,
│ │ │ │ │ otherwise no output will be generated at all.
│ │ │ │ │ -n
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.113. license - print license terms
│ │ │ │ │
│ │ │ │ │ -453
│ │ │ │ │ +455
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ do not append a newline
│ │ │ │ │ -header
│ │ │ │ │ @@ -35602,15 +35621,15 @@
│ │ │ │ │ expect log, warning or error to appear. matched errors will terminate
│ │ │ │ │ with exit code 0.
│ │ │ │ │ -expect-no-warnings
│ │ │ │ │ gives error in case there is at least one warning that is not expected.
│ │ │ │ │ -check-expected
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -454
│ │ │ │ │ +456
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -35641,15 +35660,15 @@
│ │ │ │ │ yosys> help maccmap
│ │ │ │ │ maccmap [-unmap] [selection]
│ │ │ │ │ This pass maps $macc cells to yosys $fa and $alu cells. When the -unmap option
│ │ │ │ │ is used then the $macc cell is mapped to $add, $sub, etc. cells instead.
│ │ │ │ │
│ │ │ │ │ 10.116. ls - list modules or objects in modules
│ │ │ │ │
│ │ │ │ │ -455
│ │ │ │ │ +457
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ 10.120 memory - translate memories to basic cells
│ │ │ │ │ yosys> help memory
│ │ │ │ │ memory [-norom] [-nomap] [-nordff] [-nowiden] [-nosat] [-memx] [-no-rw-check] [-bram
│ │ │ │ │ <bram_rules>] [selection]
│ │ │ │ │ @@ -35694,15 +35713,15 @@
│ │ │ │ │ used.
│ │ │ │ │ The rules file contains configuration options, a set of block ram description
│ │ │ │ │ and a sequence of match rules.
│ │ │ │ │ The option 'attr_icase' configures how attribute values are matched. The value 0
│ │ │ │ │ means case-sensitive, 1 means case-insensitive.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -456
│ │ │ │ │ +458
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -35773,15 +35792,15 @@
│ │ │ │ │ number of ports on memory in design
│ │ │ │ │ number of bits in memory in design
│ │ │ │ │ number of duplications for more read ports
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.122. memory_bram - map memories to block rams
│ │ │ │ │
│ │ │ │ │ -457
│ │ │ │ │ +459
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ awaste .......
│ │ │ │ │ dwaste .......
│ │ │ │ │ @@ -35829,15 +35848,15 @@
│ │ │ │ │ memory cells.
│ │ │ │ │
│ │ │ │ │ 10.124 memory_dff - merge input/output DFFs into memory read ports
│ │ │ │ │ yosys> help memory_dff
│ │ │ │ │ memory_dff [-no-rw-check] [selection]
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -458
│ │ │ │ │ +460
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -35878,15 +35897,15 @@
│ │ │ │ │ pass to word-wide DFFs and address decoders.
│ │ │ │ │ -attr !<name>
│ │ │ │ │ do not map memories that have attribute <name> set.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.125. memory_libmap - map memories to cells
│ │ │ │ │
│ │ │ │ │ -459
│ │ │ │ │ +461
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -attr <name>[=<value>]
│ │ │ │ │ for memories that have attribute <name> set, only map them if its value
│ │ │ │ │ @@ -35918,15 +35937,15 @@
│ │ │ │ │
│ │ │ │ │ 10.129 memory_nordff - extract read port FFs from memories
│ │ │ │ │ yosys> help memory_nordff
│ │ │ │ │ memory_nordff [options] [selection]
│ │ │ │ │ This pass extracts FFs from memory read ports. This results in a netlist
│ │ │ │ │ similar to what one would get from not calling memory_dff.
│ │ │ │ │
│ │ │ │ │ -460
│ │ │ │ │ +462
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.130 memory_share - consolidate memory ports
│ │ │ │ │ yosys> help memory_share
│ │ │ │ │ @@ -35959,15 +35978,15 @@
│ │ │ │ │ cells.
│ │ │ │ │
│ │ │ │ │ 10.133 microchip_dsp - MICROCHIP: pack resources into DSPs
│ │ │ │ │ yosys> help microchip_dsp
│ │ │ │ │
│ │ │ │ │ 10.130. memory_share - consolidate memory ports
│ │ │ │ │
│ │ │ │ │ -461
│ │ │ │ │ +463
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ microchip_dsp [options] [selection]
│ │ │ │ │ Pack input registers 'A', 'B', 'C', and 'D' (with optional enable/reset),
│ │ │ │ │ output register 'P' (with optional enable/reset), pre-adder and/or post-adder into
│ │ │ │ │ Microchip DSP resources.
│ │ │ │ │ @@ -36002,15 +36021,15 @@
│ │ │ │ │ on the miter circuit.
│ │ │ │ │ -make_outcmp
│ │ │ │ │ also create a cmp_* output for each gold/gate output pair.
│ │ │ │ │ -make_assert
│ │ │ │ │ also create an 'assert' cell that checks if trigger is always low.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -462
│ │ │ │ │ +464
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36048,15 +36067,15 @@
│ │ │ │ │ Add -ctrl options to the output. Use 'value' for first mutation, then
│ │ │ │ │ simply count up from there.
│ │ │ │ │ -mode name
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.135. mutate - generate or apply design mutations
│ │ │ │ │
│ │ │ │ │ -463
│ │ │ │ │ +465
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -module name
│ │ │ │ │ -cell name
│ │ │ │ │ @@ -36096,15 +36115,15 @@
│ │ │ │ │ -mux4[=cost], -mux8[=cost], -mux16[=cost]
│ │ │ │ │ Cover $_MUX_ trees using the specified types of MUXes (with optional
│ │ │ │ │ integer costs). If none of these options are given, the effect is the
│ │ │ │ │ same as if all of them are.
│ │ │ │ │ Default costs: $_MUX4_ = 220, $_MUX8_ = 460,
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -464
│ │ │ │ │ +466
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36143,15 +36162,15 @@
│ │ │ │ │ available in the target architecture.
│ │ │ │ │ -assert
│ │ │ │ │ Create an error if not all logic can be mapped
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.137. muxpack - $mux/$pmux cascades to $pmux
│ │ │ │ │
│ │ │ │ │ -465
│ │ │ │ │ +467
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Excess logic that does not fit into the specified LUTs is mapped back
│ │ │ │ │ to generic logic gates ($_AND_, etc.).
│ │ │ │ │ @@ -36185,15 +36204,15 @@
│ │ │ │ │ opt_dff [-nodffe] [-nosdff] [-keepdc] [-sat] (except when called with -noff)
│ │ │ │ │ opt_clean [-purge]
│ │ │ │ │ opt_expr [-mux_undef] [-mux_bool] [-undriven] [-noclkinv] [-fine] [-full] [˓→keepdc]
│ │ │ │ │ while <changed design>
│ │ │ │ │ When called with -fast the following script is used instead:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -466
│ │ │ │ │ +468
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36234,15 +36253,15 @@
│ │ │ │ │ and synchronous reset multiplexers, removing unused control inputs, or
│ │ │ │ │ potentially removes the flip-flop altogether, converting it to a constant
│ │ │ │ │ driver.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.142. opt_clean - remove unused cells and wires
│ │ │ │ │
│ │ │ │ │ -467
│ │ │ │ │ +469
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -nodffe
│ │ │ │ │ disables dff -> dffe conversion, and other transforms recognizing clock
│ │ │ │ │ @@ -36280,15 +36299,15 @@
│ │ │ │ │ perform fine-grain optimizations
│ │ │ │ │ -full
│ │ │ │ │ alias for -mux_undef -mux_bool -undriven -fine
│ │ │ │ │ -keepdc
│ │ │ │ │ some optimizations change the behavior of the circuit with respect to
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -468
│ │ │ │ │ +470
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36322,15 +36341,15 @@
│ │ │ │ │ full set of inputs) or optimizations such as xilinx_dffopt.
│ │ │ │ │ -tech <technology>
│ │ │ │ │ Instead of generic $lut cells, operate on LUT cells specific
│ │ │ │ │ to the given technology. Valid values are: xilinx, lattice, gowin.
│ │ │ │ │
│ │ │ │ │ 10.146. opt_ffinv - push inverters through FFs
│ │ │ │ │
│ │ │ │ │ -469
│ │ │ │ │ +471
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.149 opt_mem - optimize memories
│ │ │ │ │ yosys> help opt_mem
│ │ │ │ │ opt_mem [options] [selection]
│ │ │ │ │ This pass performs various optimizations on memories in the design.
│ │ │ │ │ @@ -36358,15 +36377,15 @@
│ │ │ │ │ opt_mem_widen [options] [selection]
│ │ │ │ │ This pass looks for memories where all ports are wide and adjusts the base
│ │ │ │ │ memory width up until that stops being the case.
│ │ │ │ │
│ │ │ │ │ 10.153 opt_merge - consolidate identical cells
│ │ │ │ │ yosys> help opt_merge
│ │ │ │ │
│ │ │ │ │ -470
│ │ │ │ │ +472
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ opt_merge [options] [selection]
│ │ │ │ │ This pass identifies cells with identical type and input signals. Such cells
│ │ │ │ │ @@ -36397,15 +36416,15 @@
│ │ │ │ │ -fine
│ │ │ │ │ perform fine-grain optimizations
│ │ │ │ │ -full
│ │ │ │ │ alias for -fine
│ │ │ │ │
│ │ │ │ │ 10.154. opt_muxtree - eliminate dead trees in multiplexer trees
│ │ │ │ │
│ │ │ │ │ -471
│ │ │ │ │ +473
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.156 opt_share - merge mutually exclusive cells of the same type that
│ │ │ │ │ share an input signal
│ │ │ │ │ yosys> help opt_share
│ │ │ │ │ opt_share [selection]
│ │ │ │ │ @@ -36436,15 +36455,15 @@
│ │ │ │ │ paramap -tocase INIT t:LUT4
│ │ │ │ │
│ │ │ │ │ 10.158 peepopt - collection of peephole optimizers
│ │ │ │ │ yosys> help peepopt
│ │ │ │ │ peepopt [options] [selection]
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -472
│ │ │ │ │ +474
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36482,15 +36501,15 @@
│ │ │ │ │ yosys> help pmux2shiftx
│ │ │ │ │ pmux2shiftx [options] [selection]
│ │ │ │ │ This pass transforms $pmux cells to $shiftx cells.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.159. plugin - load and list loaded plugins
│ │ │ │ │
│ │ │ │ │ -473
│ │ │ │ │ +475
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -v, -vv
│ │ │ │ │ verbose output
│ │ │ │ │ @@ -36520,15 +36539,15 @@
│ │ │ │ │ -draw
│ │ │ │ │ plot the computed delay table to the terminal
│ │ │ │ │ -icells
│ │ │ │ │ assign unit delay to gates from the internal Yosys cell library
│ │ │ │ │ -write
│ │ │ │ │ write the computed arcs back into the module as $specify2 instances
│ │ │ │ │
│ │ │ │ │ -474
│ │ │ │ │ +476
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.163 portlist - list (top-level) ports
│ │ │ │ │ yosys> help portlist
│ │ │ │ │ @@ -36565,15 +36584,15 @@
│ │ │ │ │ -nokeepdc
│ │ │ │ │ do not call opt_* with -keepdc
│ │ │ │ │ -run <from_label>[:<to_label>]
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.163. portlist - list (top-level) ports
│ │ │ │ │
│ │ │ │ │ -475
│ │ │ │ │ +477
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ only run the commands between the labels (see below). an empty
│ │ │ │ │ from label is synonymous to 'begin', and empty to label is
│ │ │ │ │ @@ -36613,15 +36632,15 @@
│ │ │ │ │ This pass calls all the other proc_* passes in the most common order.
│ │ │ │ │ proc_clean
│ │ │ │ │ proc_rmdead
│ │ │ │ │ proc_prune
│ │ │ │ │ proc_init
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -476
│ │ │ │ │ +478
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36661,15 +36680,15 @@
│ │ │ │ │ reset for registers that have been assign initial values in their
│ │ │ │ │ declaration ('reg foobar = constant_value;'). Use the '!' modifier for
│ │ │ │ │ active low reset signals. Note: the frontend stores the default value
│ │ │ │ │ in the 'init' attribute on the net.
│ │ │ │ │
│ │ │ │ │ 10.167. proc_arst - detect asynchronous resets
│ │ │ │ │
│ │ │ │ │ -477
│ │ │ │ │ +479
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.168 proc_clean - remove empty parts of processes
│ │ │ │ │ yosys> help proc_clean
│ │ │ │ │ proc_clean [options] [selection]
│ │ │ │ │ -quiet
│ │ │ │ │ @@ -36697,15 +36716,15 @@
│ │ │ │ │ respective wire.
│ │ │ │ │
│ │ │ │ │ 10.172 proc_memwr - extract memory writes from processes
│ │ │ │ │ yosys> help proc_memwr
│ │ │ │ │ proc_memwr [selection]
│ │ │ │ │ This pass converts memory writes in processes into $memwr cells.
│ │ │ │ │
│ │ │ │ │ -478
│ │ │ │ │ +480
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.173 proc_mux - convert decision trees to multiplexers
│ │ │ │ │ yosys> help proc_mux
│ │ │ │ │ @@ -36739,15 +36758,15 @@
│ │ │ │ │ This command solves an "exists-forall" 2QBF-SAT problem defined over the
│ │ │ │ │ currently selected module. Existentially-quantified variables are declared by
│ │ │ │ │ assigning a wire "$anyconst". Universally-quantified variables may be
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.173. proc_mux - convert decision trees to multiplexers
│ │ │ │ │
│ │ │ │ │ -479
│ │ │ │ │ +481
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ explicitly declared by assigning a wire "$allconst", but module inputs will be
│ │ │ │ │ treated as universally-quantified variables by default.
│ │ │ │ │ @@ -36788,15 +36807,15 @@
│ │ │ │ │
│ │ │ │ │ -unsat
│ │ │ │ │ Generate an error if the solver does not return "unsat".
│ │ │ │ │ -show-smtbmc
│ │ │ │ │ Print the output from yosys-smtbmc.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -480
│ │ │ │ │ +482
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36827,15 +36846,15 @@
│ │ │ │ │
│ │ │ │ │ 10.180 ql_dsp_io_regs - change types of QL_DSP2 depending on configuration
│ │ │ │ │ yosys> help ql_dsp_io_regs
│ │ │ │ │ ql_dsp_io_regs [options] [selection]
│ │ │ │ │ This pass looks for QL_DSP2 cells and changes their cell type depending on their
│ │ │ │ │ configuration.
│ │ │ │ │
│ │ │ │ │ -10.178. ql_bram_merge - Infers QuickLogic k6n10f BRAM pairs that can operate independently 481
│ │ │ │ │ +10.178. ql_bram_merge - Infers QuickLogic k6n10f BRAM pairs that can operate independently 483
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.181 ql_dsp_macc - infer QuickLogic multiplier-accumulator DSP
│ │ │ │ │ cells
│ │ │ │ │ yosys> help ql_dsp_macc
│ │ │ │ │ ql_dsp_macc [selection]
│ │ │ │ │ @@ -36865,15 +36884,15 @@
│ │ │ │ │ read {-liberty} <liberty-file>..
│ │ │ │ │ Load the specified Liberty files.
│ │ │ │ │ -lib
│ │ │ │ │
│ │ │ │ │ only create empty blackbox modules
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -482
│ │ │ │ │ +484
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36906,15 +36925,15 @@
│ │ │ │ │ -wideports
│ │ │ │ │ merge ports that match the pattern 'name[int]' into a single
│ │ │ │ │ multi-bit port 'name'
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.185. read_aiger - read AIGER file
│ │ │ │ │
│ │ │ │ │ -483
│ │ │ │ │ +485
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -xaiger
│ │ │ │ │ read XAIGER extensions
│ │ │ │ │ @@ -36950,15 +36969,15 @@
│ │ │ │ │ -nooverwrite
│ │ │ │ │ ignore re-definitions of modules. (the default behavior is to
│ │ │ │ │ create an error message if the existing module is not a blackbox
│ │ │ │ │ module, and overwrite the existing module if it is a blackbox module.)
│ │ │ │ │ -overwrite
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -484
│ │ │ │ │ +486
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -36997,15 +37016,15 @@
│ │ │ │ │ read_verilog [options] [filename]
│ │ │ │ │ Load modules from a Verilog file to the current design. A large subset of
│ │ │ │ │ Verilog-2005 is supported.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.189. read_rtlil - read modules from RTLIL file
│ │ │ │ │
│ │ │ │ │ -485
│ │ │ │ │ +487
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -sv
│ │ │ │ │
│ │ │ │ │ @@ -37042,15 +37061,15 @@
│ │ │ │ │ dump ast as Verilog code (before simplification)
│ │ │ │ │ -dump_vlog2
│ │ │ │ │ dump ast as Verilog code (after simplification)
│ │ │ │ │ -dump_rtlil
│ │ │ │ │ dump generated RTLIL netlist
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -486
│ │ │ │ │ +488
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37093,15 +37112,15 @@
│ │ │ │ │ only create empty blackbox modules. This implies -DBLACKBOX.
│ │ │ │ │ modules with the (* whitebox *) attribute will be preserved.
│ │ │ │ │ (* lib_whitebox *) will be treated like (* whitebox *).
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.190. read_verilog - read modules from Verilog file
│ │ │ │ │
│ │ │ │ │ -487
│ │ │ │ │ +489
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -nowb
│ │ │ │ │ delete (* whitebox *) and (* lib_whitebox *) attributes from
│ │ │ │ │ @@ -37139,15 +37158,15 @@
│ │ │ │ │ subsequent calls to 'read_verilog'.
│ │ │ │ │ Note that the Verilog frontend does a pretty good job of processing valid
│ │ │ │ │ verilog input, but has not very good error reporting. It generally is
│ │ │ │ │ recommended to use a simulator (for example Icarus Verilog) for checking
│ │ │ │ │ the syntax of the code, rather than to rely on read_verilog for that.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -488
│ │ │ │ │ +490
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37181,15 +37200,15 @@
│ │ │ │ │ by this command.
│ │ │ │ │
│ │ │ │ │ rename -output old_name new_name
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.191. read_xaiger2 - (experimental) read XAIGER file
│ │ │ │ │
│ │ │ │ │ -489
│ │ │ │ │ +491
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Like above, but also make the wire an output. This will fail if the object is
│ │ │ │ │ not a wire.
│ │ │ │ │ @@ -37217,15 +37236,15 @@
│ │ │ │ │ rename -top new_name
│ │ │ │ │ Rename top module.
│ │ │ │ │ rename -scramble-name [-seed <seed>] [selection]
│ │ │ │ │ Assign randomly-generated names to all selected wires and cells. The seed option
│ │ │ │ │ can be used to change the random number generator seed from the default, but it
│ │ │ │ │ must be non-zero.
│ │ │ │ │
│ │ │ │ │ -490
│ │ │ │ │ +492
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.194 rmports - remove module ports with no connections
│ │ │ │ │ yosys> help rmports
│ │ │ │ │ @@ -37264,15 +37283,15 @@
│ │ │ │ │ -set-def-formal
│ │ │ │ │ add -set-def constraints for formal $anyinit, $anyconst, $anyseq cells
│ │ │ │ │ -show <signal>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.194. rmports - remove module ports with no connections
│ │ │ │ │
│ │ │ │ │ -491
│ │ │ │ │ +493
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ show the model for the specified signal. if no -show option is
│ │ │ │ │ passed then a set of signals to be shown is automatically selected.
│ │ │ │ │ @@ -37308,15 +37327,15 @@
│ │ │ │ │ do not force a value for the initial state but do not allow undef
│ │ │ │ │ -set-init-zero
│ │ │ │ │ set all initial states (not set using -set-init) to zero
│ │ │ │ │ -dump_vcd <vcd-file-name>
│ │ │ │ │ dump SAT model (counter example in proof) to VCD file
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -492
│ │ │ │ │ +494
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37358,15 +37377,15 @@
│ │ │ │ │ -initsteps <N>
│ │ │ │ │ Set initial length for the induction.
│ │ │ │ │ This will speed up the search of the right induction length
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.195. sat - solve a SAT problem in the circuit
│ │ │ │ │
│ │ │ │ │ -493
│ │ │ │ │ +495
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ for deep induction proofs.
│ │ │ │ │ -stepsize <N>
│ │ │ │ │ @@ -37400,15 +37419,15 @@
│ │ │ │ │ design.
│ │ │ │ │ -expect <num>
│ │ │ │ │ expect to find exactly <num> SCCs. A different number of SCCs will
│ │ │ │ │ produce an error.
│ │ │ │ │ -max_depth <num>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -494
│ │ │ │ │ +496
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37449,15 +37468,15 @@
│ │ │ │ │ assert that the entry for the given identifier is set to the given
│ │ │ │ │ value.
│ │ │ │ │ -assert-set <identifier>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.198. scratchpad - get/set values in the scratchpad
│ │ │ │ │
│ │ │ │ │ -495
│ │ │ │ │ +497
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ assert that the entry for the given identifier exists.
│ │ │ │ │ -assert-unset <identifier>
│ │ │ │ │ @@ -37494,15 +37513,15 @@
│ │ │ │ │ of the design to operate on. This command can be used to modify and view this
│ │ │ │ │ list of selected objects.
│ │ │ │ │ Note that many commands support an optional [selection] argument that can be
│ │ │ │ │ used to override the global selection for the command. The syntax of this
│ │ │ │ │ optional argument is identical to the syntax of the <selection> argument
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -496
│ │ │ │ │ +498
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37545,15 +37564,15 @@
│ │ │ │ │ read the specified file (written by -write)
│ │ │ │ │ -count
│ │ │ │ │ count all objects in the current selection
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.200. select - modify and view the list of selected objects
│ │ │ │ │
│ │ │ │ │ -497
│ │ │ │ │ +499
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -clear
│ │ │ │ │ clear the current selection. this effectively selects the whole
│ │ │ │ │ @@ -37590,15 +37609,15 @@
│ │ │ │ │ in addition to = also <, <=, >=, and > are supported
│ │ │ │ │ N:<pattern>
│ │ │ │ │ all modules with a name matching the given pattern
│ │ │ │ │ (i.e. 'N:' is optional as it is the default matching rule)
│ │ │ │ │ An <obj_pattern> can be an object name, wildcard expression, or one of
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -498
│ │ │ │ │ +500
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37639,15 +37658,15 @@
│ │ │ │ │ replace the stack with a union of all elements on it
│ │ │ │ │
│ │ │ │ │ %n
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.200. select - modify and view the list of selected objects
│ │ │ │ │
│ │ │ │ │ -499
│ │ │ │ │ +501
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ replace top set with its invert
│ │ │ │ │ %u
│ │ │ │ │ @@ -37692,15 +37711,15 @@
│ │ │ │ │ modules
│ │ │ │ │ expand top set by selecting all modules that contain selected objects
│ │ │ │ │ select modules that implement selected cells
│ │ │ │ │
│ │ │ │ │ %C
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -500
│ │ │ │ │ +502
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37733,15 +37752,15 @@
│ │ │ │ │ The -type option can be used to change the cell type of the selected cells.
│ │ │ │ │
│ │ │ │ │ 10.204 setundef - replace undef values with defined constants
│ │ │ │ │ yosys> help setundef
│ │ │ │ │
│ │ │ │ │ 10.201. setattr - set/unset attributes on objects
│ │ │ │ │
│ │ │ │ │ -501
│ │ │ │ │ +503
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ setundef [options] [selection]
│ │ │ │ │ This command replaces undef (x) constants with defined (0/1) constants.
│ │ │ │ │ -undriven
│ │ │ │ │ also set undriven nets to constant values
│ │ │ │ │ @@ -37776,15 +37795,15 @@
│ │ │ │ │ Per default the selection of cells that is considered for sharing is
│ │ │ │ │ narrowed using a list of cell types. With this option all selected
│ │ │ │ │ cells are considered for resource sharing.
│ │ │ │ │ IMPORTANT NOTE: If the -all option is used then no cells with internal
│ │ │ │ │ state must be selected!
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -502
│ │ │ │ │ +504
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37820,15 +37839,15 @@
│ │ │ │ │ do not terminate yosys but return to the command prompt.
│ │ │ │ │ This command is the default action if nothing else has been specified
│ │ │ │ │ on the command line.
│ │ │ │ │ Press Ctrl-D or type 'exit' to leave the interactive shell.
│ │ │ │ │
│ │ │ │ │ 10.206. shell - enter interactive command mode
│ │ │ │ │
│ │ │ │ │ -503
│ │ │ │ │ +505
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.207 show - generate schematics using graphviz
│ │ │ │ │ yosys> help show
│ │ │ │ │ show [options] [selection]
│ │ │ │ │ Create a graphviz DOT file for the selected part of the design and compile it
│ │ │ │ │ @@ -37865,15 +37884,15 @@
│ │ │ │ │ -colorattr <attribute_name>
│ │ │ │ │ Use the specified attribute to assign colors. A unique color is
│ │ │ │ │ assigned to each unique value of this attribute.
│ │ │ │ │ -width
│ │ │ │ │ annotate buses with a label indicating the width of the bus.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -504
│ │ │ │ │ +506
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -37914,15 +37933,15 @@
│ │ │ │ │ 'DEPTH' will contain the depth of the shift register. Use a target-specific
│ │ │ │ │ 'techmap' map file to convert those cells to the actual target cells.
│ │ │ │ │ -minlen N
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.208. shregmap - map shift registers
│ │ │ │ │
│ │ │ │ │ -505
│ │ │ │ │ +507
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ minimum length of shift register (default = 2)
│ │ │ │ │ (this is the length after -keep_before and -keep_after)
│ │ │ │ │ @@ -37960,15 +37979,15 @@
│ │ │ │ │
│ │ │ │ │ 10.209 sim - simulate the circuit
│ │ │ │ │ yosys> help sim
│ │ │ │ │ sim [options] [top-level]
│ │ │ │ │ This command simulates the circuit using the given top-level module.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -506
│ │ │ │ │ +508
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38009,15 +38028,15 @@
│ │ │ │ │ -noinitstate
│ │ │ │ │ do not activate $initstate cells during the first cycle
│ │ │ │ │ -a
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.209. sim - simulate the circuit
│ │ │ │ │
│ │ │ │ │ -507
│ │ │ │ │ +509
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ use all nets in VCD/FST operations, not just those with public names
│ │ │ │ │ -w
│ │ │ │ │ @@ -38057,15 +38076,15 @@
│ │ │ │ │ any of the asserts in the design fail
│ │ │ │ │ -fst-noinit
│ │ │ │ │ do not initialize latches and memories from an input FST or VCD file
│ │ │ │ │ (use the initial defined by the design instead)
│ │ │ │ │ -q
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -508
│ │ │ │ │ +510
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38105,15 +38124,15 @@
│ │ │ │ │ also add $slice and $concat cells to drive otherwise unused wires.
│ │ │ │ │ -no_outputs
│ │ │ │ │ do not rewire selected module outputs.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.210. simplemap - mapping simple coarse-grain cells
│ │ │ │ │
│ │ │ │ │ -509
│ │ │ │ │ +511
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -port <name>
│ │ │ │ │ only rewire cell ports with the specified name. can be used multiple
│ │ │ │ │ @@ -38148,15 +38167,15 @@
│ │ │ │ │ character when creating multi-bit wires. the default is '[]:'.
│ │ │ │ │ -ports
│ │ │ │ │ also split module ports. per default only internal signals are split.
│ │ │ │ │ -driver
│ │ │ │ │ don't blindly split nets in individual bits. instead look at the driver
│ │ │ │ │ and split nets so that no driver drives only part of a net.
│ │ │ │ │
│ │ │ │ │ -510
│ │ │ │ │ +512
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.214 sta - perform static timing analysis
│ │ │ │ │ yosys> help sta
│ │ │ │ │ @@ -38193,15 +38212,15 @@
│ │ │ │ │ cell that replaces the group of cells with the same attribute value.
│ │ │ │ │ This pass can be used to create a design hierarchy in flat design. This can
│ │ │ │ │ be useful for analyzing or reverse-engineering a design.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.214. sta - perform static timing analysis
│ │ │ │ │
│ │ │ │ │ -511
│ │ │ │ │ +513
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ This pass only operates on completely selected modules with no processes
│ │ │ │ │ or memories.
│ │ │ │ │ @@ -38236,15 +38255,15 @@
│ │ │ │ │ -flatten
│ │ │ │ │ flatten the design before synthesis. this will pass '-auto-top' to
│ │ │ │ │ 'hierarchy' if no top module is specified.
│ │ │ │ │ -encfile <file>
│ │ │ │ │ passed to 'fsm_recode' via 'fsm'
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -512
│ │ │ │ │ +514
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38287,15 +38306,15 @@
│ │ │ │ │ flatten
│ │ │ │ │
│ │ │ │ │ (if -flatten)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.218. synth - generic synthesis script
│ │ │ │ │
│ │ │ │ │ -513
│ │ │ │ │ +515
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ opt_expr
│ │ │ │ │ opt_clean
│ │ │ │ │ @@ -38354,15 +38373,15 @@
│ │ │ │ │ -top <module>
│ │ │ │ │ use the specified module as top module (default='top')
│ │ │ │ │ -vout <file>
│ │ │ │ │ write the design to the specified Verilog netlist file. writing of an
│ │ │ │ │ output file is omitted if this parameter is not specified.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -514
│ │ │ │ │ +516
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38408,15 +38427,15 @@
│ │ │ │ │ check:
│ │ │ │ │ hierarchy -check
│ │ │ │ │ stat
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.219. synth_achronix - synthesis for Achronix Speedster22i FPGAs.
│ │ │ │ │
│ │ │ │ │ -515
│ │ │ │ │ +517
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ check -noinit
│ │ │ │ │ blackbox =A:whitebox
│ │ │ │ │ @@ -38453,15 +38472,15 @@
│ │ │ │ │ hierarchy -check -top <top>
│ │ │ │ │ flatten:
│ │ │ │ │ proc
│ │ │ │ │
│ │ │ │ │ (unless -noflatten)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -516
│ │ │ │ │ +518
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38505,15 +38524,15 @@
│ │ │ │ │ edif:
│ │ │ │ │ write_edif <file-name>
│ │ │ │ │ json:
│ │ │ │ │ write_json <file-name>
│ │ │ │ │
│ │ │ │ │ 10.220. synth_anlogic - synthesis for Anlogic FPGAs
│ │ │ │ │
│ │ │ │ │ -517
│ │ │ │ │ +519
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.221 synth_coolrunner2 - synthesis for Xilinx Coolrunner-II CPLDs
│ │ │ │ │ yosys> help synth_coolrunner2
│ │ │ │ │ synth_coolrunner2 [options]
│ │ │ │ │ This command runs synthesis for Coolrunner-II CPLDs. This work is experimental.
│ │ │ │ │ @@ -38550,15 +38569,15 @@
│ │ │ │ │ opt -fast -full
│ │ │ │ │ techmap -map +/techmap.v -map +/coolrunner2/cells_latch.v
│ │ │ │ │ opt -fast
│ │ │ │ │ dfflibmap -prepare -liberty +/coolrunner2/xc2_dff.lib
│ │ │ │ │ map_tff:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -518
│ │ │ │ │ +520
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38602,15 +38621,15 @@
│ │ │ │ │ write the design to the specified structural Verilog file. writing of
│ │ │ │ │ an output file is omitted if this parameter is not specified.
│ │ │ │ │ -etools <path>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.222. synth_easic - synthesis for eASIC platform
│ │ │ │ │
│ │ │ │ │ -519
│ │ │ │ │ +521
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ set path to the eTools installation. (default=/opt/eTools)
│ │ │ │ │ -run <from_label>:<to_label>
│ │ │ │ │ @@ -38650,15 +38669,15 @@
│ │ │ │ │ hierarchy -check
│ │ │ │ │ stat
│ │ │ │ │ check -noinit
│ │ │ │ │ blackbox =A:whitebox
│ │ │ │ │ vlog:
│ │ │ │ │ write_verilog -noexpr -attr2comment <file-name>
│ │ │ │ │
│ │ │ │ │ -520
│ │ │ │ │ +522
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.223 synth_ecp5 - synthesis for ECP5 FPGAs
│ │ │ │ │ yosys> help synth_ecp5
│ │ │ │ │ @@ -38696,15 +38715,15 @@
│ │ │ │ │ -nowidelut
│ │ │ │ │ do not use PFU muxes to implement LUTs larger than LUT4s
│ │ │ │ │ -asyncprld
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.223. synth_ecp5 - synthesis for ECP5 FPGAs
│ │ │ │ │
│ │ │ │ │ -521
│ │ │ │ │ +523
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ use async PRLD mode to implement ALDFF (EXPERIMENTAL)
│ │ │ │ │ -abc2
│ │ │ │ │ @@ -38749,15 +38768,15 @@
│ │ │ │ │ -D DSP_A_MINWIDTH=2 -D DSP_B_MINWIDTH=2 -D DSP_NAME=$__MUL18X18
│ │ │ │ │ ␣
│ │ │ │ │ ˓→(unless -nodsp)
│ │ │ │ │ chtype -set $mul t:$__soft_mul
│ │ │ │ │ (unless -nodsp)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -522
│ │ │ │ │ +524
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38816,15 +38835,15 @@
│ │ │ │ │ check:
│ │ │ │ │ autoname
│ │ │ │ │ hierarchy -check
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.223. synth_ecp5 - synthesis for ECP5 FPGAs
│ │ │ │ │
│ │ │ │ │ -523
│ │ │ │ │ +525
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ stat
│ │ │ │ │ check -noinit
│ │ │ │ │ @@ -38864,15 +38883,15 @@
│ │ │ │ │ -retime
│ │ │ │ │ run 'abc' with '-dff -D 1' options
│ │ │ │ │ -nobram
│ │ │ │ │ do not use EFX_RAM_5K cells in output netlist
│ │ │ │ │ The following commands are executed by this synthesis command:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -524
│ │ │ │ │ +526
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -38922,15 +38941,15 @@
│ │ │ │ │ check:
│ │ │ │ │ hierarchy -check
│ │ │ │ │ stat
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.224. synth_efinix - synthesis for Efinix FPGAs
│ │ │ │ │
│ │ │ │ │ -525
│ │ │ │ │ +527
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ check -noinit
│ │ │ │ │ blackbox =A:whitebox
│ │ │ │ │ @@ -38970,15 +38989,15 @@
│ │ │ │ │ -plib <primitive_library.v>
│ │ │ │ │ use the specified Verilog file as a primitive library.
│ │ │ │ │ -extra-plib <primitive_library.v>
│ │ │ │ │ use the specified Verilog file for extra primitives (can be specified multiple
│ │ │ │ │ times).
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -526
│ │ │ │ │ +528
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39020,15 +39039,15 @@
│ │ │ │ │ read_verilog -lib +/fabulous/prims.v
│ │ │ │ │ read_verilog -lib <extra_plib.v>
│ │ │ │ │ (for each -extra-plib)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.225. synth_fabulous - FABulous synthesis script
│ │ │ │ │
│ │ │ │ │ -527
│ │ │ │ │ +529
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ begin:
│ │ │ │ │ hierarchy -check
│ │ │ │ │ @@ -39084,15 +39103,15 @@
│ │ │ │ │ map_ffs:
│ │ │ │ │ dfflegalize -cell $_DFF_P_ 0 -cell $_DLATCH_?_ x
│ │ │ │ │ techmap -map +/fabulous/latches_map.v
│ │ │ │ │
│ │ │ │ │ without -complex-dff
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -528
│ │ │ │ │ +530
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39134,15 +39153,15 @@
│ │ │ │ │ -noflatten
│ │ │ │ │ do not flatten design before synthesis.
│ │ │ │ │ -nobram
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.226. synth_gatemate - synthesis for Cologne Chip GateMate FPGAs
│ │ │ │ │
│ │ │ │ │ -529
│ │ │ │ │ +531
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ do not use CC_BRAM_20K or CC_BRAM_40K cells in output netlist.
│ │ │ │ │ -noaddf
│ │ │ │ │ @@ -39185,15 +39204,15 @@
│ │ │ │ │ muxpack
│ │ │ │ │ share
│ │ │ │ │ techmap -map +/cmp2lut.v -D LUT_WIDTH=4
│ │ │ │ │ opt_expr
│ │ │ │ │ opt_clean
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -530
│ │ │ │ │ +532
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39249,15 +39268,15 @@
│ │ │ │ │ clean
│ │ │ │ │ map_cells:
│ │ │ │ │ techmap -map +/gatemate/lut_map.v
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.226. synth_gatemate - synthesis for Cologne Chip GateMate FPGAs
│ │ │ │ │
│ │ │ │ │ -531
│ │ │ │ │ +533
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ clean
│ │ │ │ │ map_bufg:
│ │ │ │ │ @@ -39295,15 +39314,15 @@
│ │ │ │ │ -nodffe
│ │ │ │ │ do not use flipflops with CE in output netlist
│ │ │ │ │ -nobram
│ │ │ │ │ do not use BRAM cells in output netlist
│ │ │ │ │ -nolutram
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -532
│ │ │ │ │ +534
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39346,15 +39365,15 @@
│ │ │ │ │ (-no-auto-block if -nobram, -no-auto-distributed if -nolutram)
│ │ │ │ │ techmap -map +/gowin/lutrams_map.v -map +/gowin/brams_map.v
│ │ │ │ │ map_ffram:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.227. synth_gowin - synthesis for Gowin FPGAs
│ │ │ │ │
│ │ │ │ │ -533
│ │ │ │ │ +535
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ opt -fast -mux_undef -undriven -fine
│ │ │ │ │ memory_map
│ │ │ │ │ @@ -39398,15 +39417,15 @@
│ │ │ │ │
│ │ │ │ │ 10.228 synth_greenpak4 - synthesis for GreenPAK4 FPGAs
│ │ │ │ │ yosys> help synth_greenpak4
│ │ │ │ │ synth_greenpak4 [options]
│ │ │ │ │ This command runs synthesis for GreenPAK4 FPGAs. This work is experimental.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -534
│ │ │ │ │ +536
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39451,15 +39470,15 @@
│ │ │ │ │ abc -dff -D 1
│ │ │ │ │ (only if -retime)
│ │ │ │ │ map_luts:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.228. synth_greenpak4 - synthesis for GreenPAK4 FPGAs
│ │ │ │ │
│ │ │ │ │ -535
│ │ │ │ │ +537
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ nlutmap -assert -luts 0,6,8,2
│ │ │ │ │ nlutmap -assert -luts 2,8,16,2
│ │ │ │ │ @@ -39505,15 +39524,15 @@
│ │ │ │ │ write the design to the specified BLIF file. writing of an output file
│ │ │ │ │ is omitted if this parameter is not specified.
│ │ │ │ │ -edif <file>
│ │ │ │ │ write the design to the specified EDIF file. writing of an output file
│ │ │ │ │ is omitted if this parameter is not specified.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -536
│ │ │ │ │ +538
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39553,15 +39572,15 @@
│ │ │ │ │ -noabc9
│ │ │ │ │ disable use of new ABC9 flow
│ │ │ │ │ -flowmap
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.229. synth_ice40 - synthesis for iCE40 FPGAs
│ │ │ │ │
│ │ │ │ │ -537
│ │ │ │ │ +539
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ use FlowMap LUT techmapping instead of abc (EXPERIMENTAL)
│ │ │ │ │ -no-rw-check
│ │ │ │ │ @@ -39615,15 +39634,15 @@
│ │ │ │ │ alumacc
│ │ │ │ │ opt
│ │ │ │ │ memory -nomap [-no-rw-check]
│ │ │ │ │ opt_clean
│ │ │ │ │ map_ram:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -538
│ │ │ │ │ +540
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39686,15 +39705,15 @@
│ │ │ │ │ opt_clean -purge
│ │ │ │ │
│ │ │ │ │ (vpr mode)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.229. synth_ice40 - synthesis for iCE40 FPGAs
│ │ │ │ │
│ │ │ │ │ -539
│ │ │ │ │ +541
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ write_blif -attr -cname -conn -param <file-name>
│ │ │ │ │ write_blif -gates -attr -param <file-name>
│ │ │ │ │ @@ -39736,15 +39755,15 @@
│ │ │ │ │ pass DFFs to ABC to perform sequential logic optimisations
│ │ │ │ │ (EXPERIMENTAL)
│ │ │ │ │ -iopads
│ │ │ │ │ use IO pad cells in output netlist
│ │ │ │ │ -nobram
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -540
│ │ │ │ │ +542
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39796,15 +39815,15 @@
│ │ │ │ │ memory_map
│ │ │ │ │ opt -undriven -fine
│ │ │ │ │ techmap -map +/techmap.v
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.230. synth_intel - synthesis for Intel (Altera) FPGAs.
│ │ │ │ │
│ │ │ │ │ -541
│ │ │ │ │ +543
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ opt -full
│ │ │ │ │ clean -purge
│ │ │ │ │ @@ -39852,15 +39871,15 @@
│ │ │ │ │ yosys> help synth_intel_alm
│ │ │ │ │ synth_intel_alm [options]
│ │ │ │ │ This command runs synthesis for ALM-based Intel FPGAs.
│ │ │ │ │ -top <module>
│ │ │ │ │ use the specified module as top module
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -542
│ │ │ │ │ +544
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -39909,15 +39928,15 @@
│ │ │ │ │ deminout
│ │ │ │ │ opt_expr
│ │ │ │ │ opt_clean
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.231. synth_intel_alm - synthesis for ALM-based Intel (Altera) FPGAs.
│ │ │ │ │
│ │ │ │ │ -543
│ │ │ │ │ +545
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ check
│ │ │ │ │ opt -nodffe -nosdff
│ │ │ │ │ @@ -39971,15 +39990,15 @@
│ │ │ │ │ clean
│ │ │ │ │ check:
│ │ │ │ │ hierarchy -check
│ │ │ │ │ stat
│ │ │ │ │ check
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -544
│ │ │ │ │ +546
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40020,15 +40039,15 @@
│ │ │ │ │ -nodffe
│ │ │ │ │ do not use flipflops with CE in output netlist
│ │ │ │ │ -nobram
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.232. synth_lattice - synthesis for Lattice FPGAs
│ │ │ │ │
│ │ │ │ │ -545
│ │ │ │ │ +547
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ do not use block RAM cells in output netlist
│ │ │ │ │ -nolutram
│ │ │ │ │ @@ -40066,15 +40085,15 @@
│ │ │ │ │ deminout
│ │ │ │ │ opt_expr
│ │ │ │ │ opt_clean
│ │ │ │ │ check
│ │ │ │ │ opt -nodffe -nosdff
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -546
│ │ │ │ │ +548
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40131,15 +40150,15 @@
│ │ │ │ │ abc
│ │ │ │ │
│ │ │ │ │ (only if -abc2)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.232. synth_lattice - synthesis for Lattice FPGAs
│ │ │ │ │
│ │ │ │ │ -547
│ │ │ │ │ +549
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ techmap -map +/lattice/latches_map.v
│ │ │ │ │ abc -dress -lut 4:7
│ │ │ │ │ @@ -40181,15 +40200,15 @@
│ │ │ │ │ Write the design to the specified BLIF file. Writing of an output file
│ │ │ │ │ is omitted if this parameter is not specified.
│ │ │ │ │ -vlog <file>
│ │ │ │ │ write the design to the specified Verilog file. writing of an output
│ │ │ │ │ file is omitted if this parameter is not specified.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -548
│ │ │ │ │ +550
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40234,15 +40253,15 @@
│ │ │ │ │ opt_expr
│ │ │ │ │ opt_clean
│ │ │ │ │ check
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.233. synth_microchip - synthesis for Microchip FPGAs
│ │ │ │ │
│ │ │ │ │ -549
│ │ │ │ │ +551
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ opt -nodffe -nosdff
│ │ │ │ │ fsm
│ │ │ │ │ @@ -40289,15 +40308,15 @@
│ │ │ │ │ map_cells:
│ │ │ │ │ iopadmap -bits -inpad INBUF Y:PAD -outpad OUTBUF D:PAD -toutpad TRIBUFF E:D:PAD ˓→tinoutpad BIBUF E:Y:D:PAD
│ │ │ │ │ (unless -noiobs)
│ │ │ │ │ techmap -map +/techmap.v -map +/microchip/cells_map.v
│ │ │ │ │ clean
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -550
│ │ │ │ │ +552
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40347,15 +40366,15 @@
│ │ │ │ │ - medium: NG-Medium
│ │ │ │ │ - large: NG-Large
│ │ │ │ │ - ultra: NG-Ultra
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.234. synth_nanoxplore - synthesis for NanoXplore FPGAs
│ │ │ │ │
│ │ │ │ │ -551
│ │ │ │ │ +553
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -json <file>
│ │ │ │ │ write the design to the specified JSON file. writing of an output file
│ │ │ │ │ @@ -40393,15 +40412,15 @@
│ │ │ │ │ read_verilog -lib -specify +/nanoxplore/cells_sim.v +/nanoxplore/cells_sim.v +/
│ │ │ │ │ ˓→nanoxplore/cells_bb.v +/nanoxplore/cells_bb.v
│ │ │ │ │ techmap -map +/nanoxplore/cells_wrap.v
│ │ │ │ │ techmap -map +/nanoxplore/cells_wrap.v
│ │ │ │ │ hierarchy -check -top <top>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -552
│ │ │ │ │ +554
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40452,15 +40471,15 @@
│ │ │ │ │ ($_*DFFE_* only if not -nodffe)
│ │ │ │ │ opt_merge
│ │ │ │ │ techmap -map +/nanoxplore/latches_map.v
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.234. synth_nanoxplore - synthesis for NanoXplore FPGAs
│ │ │ │ │
│ │ │ │ │ -553
│ │ │ │ │ +555
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ techmap -map +/nanoxplore/cells_map.v
│ │ │ │ │ opt_expr -undriven -mux_undef
│ │ │ │ │ @@ -40499,15 +40518,15 @@
│ │ │ │ │ only run the commands between the labels (see below). an empty
│ │ │ │ │ from label is synonymous to 'begin', and empty to label is
│ │ │ │ │ synonymous to the end of the command list.
│ │ │ │ │ -noflatten
│ │ │ │ │ do not flatten design before synthesis
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -554
│ │ │ │ │ +556
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40551,15 +40570,15 @@
│ │ │ │ │ check
│ │ │ │ │ opt -nodffe -nosdff
│ │ │ │ │ fsm
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.235. synth_nexus - synthesis for Lattice Nexus FPGAs
│ │ │ │ │
│ │ │ │ │ -555
│ │ │ │ │ +557
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ opt
│ │ │ │ │ wreduce
│ │ │ │ │ @@ -40611,15 +40630,15 @@
│ │ │ │ │ map_luts:
│ │ │ │ │ techmap -map +/nexus/latches_map.v
│ │ │ │ │ abc -dress -lut 4:5
│ │ │ │ │ clean
│ │ │ │ │ map_cells:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -556
│ │ │ │ │ +558
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40663,15 +40682,15 @@
│ │ │ │ │ configurations.
│ │ │ │ │ -blif <file>
│ │ │ │ │ write the design to the specified BLIF file. writing of an output file
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.236. synth_quicklogic - Synthesis for QuickLogic FPGAs
│ │ │ │ │
│ │ │ │ │ -557
│ │ │ │ │ +559
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ is omitted if this parameter is not specified.
│ │ │ │ │ -verilog <file>
│ │ │ │ │ @@ -40722,15 +40741,15 @@
│ │ │ │ │ techmap -map +/cmp2lut.v -D LUT_WIDTH=4
│ │ │ │ │ opt_expr
│ │ │ │ │ opt_clean
│ │ │ │ │ alumacc
│ │ │ │ │ pmuxtree
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -558
│ │ │ │ │ +560
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40790,15 +40809,15 @@
│ │ │ │ │ (for qlf_k6n10f, skip if -noioff)
│ │ │ │ │ ql_ioff
│ │ │ │ │ opt_clean
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.236. synth_quicklogic - Synthesis for QuickLogic FPGAs
│ │ │ │ │
│ │ │ │ │ -559
│ │ │ │ │ +561
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ check:
│ │ │ │ │ autoname
│ │ │ │ │ @@ -40842,15 +40861,15 @@
│ │ │ │ │ is omitted if this parameter is not specified.
│ │ │ │ │ -run <from_label>:<to_label>
│ │ │ │ │ only run the commands between the labels (see below). an empty
│ │ │ │ │ from label is synonymous to 'begin', and empty to label is
│ │ │ │ │ synonymous to the end of the command list.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -560
│ │ │ │ │ +562
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40897,15 +40916,15 @@
│ │ │ │ │ abc -lut 4
│ │ │ │ │ clean
│ │ │ │ │ map_cells:
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.237. synth_sf2 - synthesis for SmartFusion2 and IGLOO2 FPGAs
│ │ │ │ │
│ │ │ │ │ -561
│ │ │ │ │ +563
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ techmap -map +/sf2/cells_map.v
│ │ │ │ │ clean
│ │ │ │ │ @@ -40947,15 +40966,15 @@
│ │ │ │ │ - xc6v: Virtex 6
│ │ │ │ │ - xc5v: Virtex 5 (EXPERIMENTAL)
│ │ │ │ │ - xc4v: Virtex 4 (EXPERIMENTAL)
│ │ │ │ │ - xc3sda: Spartan 3A DSP (EXPERIMENTAL)
│ │ │ │ │ - xc3sa: Spartan 3A (EXPERIMENTAL)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -562
│ │ │ │ │ +564
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -40999,15 +41018,15 @@
│ │ │ │ │ enable inference of hard multiplexer resources (MUXF[78]) for muxes at
│ │ │ │ │ or above this number of inputs (minimum value 2, recommended value >= 5)
│ │ │ │ │ default: 0 (no inference)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.238. synth_xilinx - synthesis for Xilinx FPGAs
│ │ │ │ │
│ │ │ │ │ -563
│ │ │ │ │ +565
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -json <file>
│ │ │ │ │ write the design to the specified JSON file. writing of an output file
│ │ │ │ │ @@ -41055,15 +41074,15 @@
│ │ │ │ │ map_dsp:
│ │ │ │ │ (skip if '-nodsp')
│ │ │ │ │ memory_dff
│ │ │ │ │ techmap -map +/mul2dsp.v -map +/xilinx/{family}_dsp_map.v {options}
│ │ │ │ │ select a:mul2dsp
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -564
│ │ │ │ │ +566
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -41124,15 +41143,15 @@
│ │ │ │ │ (only if not '-abc9')
│ │ │ │ │ xilinx_srl -fixed -minlen 3
│ │ │ │ │ (skip if '-nosrl')
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.238. synth_xilinx - synthesis for Xilinx FPGAs
│ │ │ │ │
│ │ │ │ │ -565
│ │ │ │ │ +567
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ techmap -map +/xilinx/lut_map.v -map +/xilinx/cells_map.v -D LUT_WIDTH=[46]
│ │ │ │ │ xilinx_dffopt [-lut4]
│ │ │ │ │ @@ -41170,15 +41189,15 @@
│ │ │ │ │ any property is violated, instead of generating individual output bits.
│ │ │ │ │ -reset <portname>
│ │ │ │ │ name of the top-level reset input. Latch a high state on the generated
│ │ │ │ │ outputs until an asynchronous top-level reset input is activated.
│ │ │ │ │ -resetn <portname>
│ │ │ │ │ like above but with inverse polarity
│ │ │ │ │
│ │ │ │ │ -566
│ │ │ │ │ +568
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.240 tcl - execute a TCL script file
│ │ │ │ │ yosys> help tcl
│ │ │ │ │ @@ -41218,15 +41237,15 @@
│ │ │ │ │ -recursive
│ │ │ │ │ instead of the iterative breadth-first algorithm use a recursive
│ │ │ │ │ depth-first algorithm. both methods should yield equivalent results,
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.240. tcl - execute a TCL script file
│ │ │ │ │
│ │ │ │ │ -567
│ │ │ │ │ +569
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ but may differ in performance.
│ │ │ │ │ -autoproc
│ │ │ │ │ @@ -41267,15 +41286,15 @@
│ │ │ │ │ wires are supported:
│ │ │ │ │ _TECHMAP_FAIL_
│ │ │ │ │ When this wire is set to a non-zero constant value, techmap will not
│ │ │ │ │ use this module and instead try the next module with a matching
│ │ │ │ │ 'techmap_celltype' attribute.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -568
│ │ │ │ │ +570
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -41320,15 +41339,15 @@
│ │ │ │ │ When this pair of parameters is available in a module for a port, then
│ │ │ │ │ former has a 1-bit for each constant input bit and the latter has the
│ │ │ │ │ value for this bit. The unused bits of the latter are set to undef (x).
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.241. techmap - generic technology mapper
│ │ │ │ │
│ │ │ │ │ -569
│ │ │ │ │ +571
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ _TECHMAP_WIREINIT_<port-name>_
│ │ │ │ │ When a parameter with this name exists, it will be set to the initial
│ │ │ │ │ @@ -41370,15 +41389,15 @@
│ │ │ │ │ -q
│ │ │ │ │
│ │ │ │ │ Do not print output to the normal destination (console and/or log file).
│ │ │ │ │
│ │ │ │ │ -o logfile
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -570
│ │ │ │ │ +572
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -41415,15 +41434,15 @@
│ │ │ │ │ low in order to explore more inner states in a state machine.
│ │ │ │ │ The attribute 'gentb_skip' can be attached to modules to suppress testbench
│ │ │ │ │ generation.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.243. test_abcloop - automatically test handling of loops in abc command
│ │ │ │ │
│ │ │ │ │ -571
│ │ │ │ │ +573
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -n <int>
│ │ │ │ │ number of iterations the test bench should run (default = 1000)
│ │ │ │ │ @@ -41458,15 +41477,15 @@
│ │ │ │ │ when creating test benches with dividers, create an additional mux
│ │ │ │ │ to mask out the division-by-zero case
│ │ │ │ │ -script {script_file}
│ │ │ │ │ instead of calling "techmap", call "script {script_file}".
│ │ │ │ │ -const
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -572
│ │ │ │ │ +574
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -41503,15 +41522,15 @@
│ │ │ │ │ Demo for recursive pmgen patterns. Map trees of AND/OR/XOR to $reduce_*.
│ │ │ │ │ test_pmgen -eqpmux [options] [selection]
│ │ │ │ │ Demo for recursive pmgen patterns. Optimize EQ/NE/PMUX circuits.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.246. test_generic - test the generic compute graph
│ │ │ │ │
│ │ │ │ │ -573
│ │ │ │ │ +575
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ test_pmgen -generate [options] <pattern_name>
│ │ │ │ │ Create modules that match the specified pattern.
│ │ │ │ │ @@ -41543,15 +41562,15 @@
│ │ │ │ │ convert tri-state buffers that do not drive output ports
│ │ │ │ │ to non-tristate logic. this option implies -merge.
│ │ │ │ │ -formal
│ │ │ │ │ convert all tri-state buffers to non-tristate logic and
│ │ │ │ │ add a formal assertion that no two buffers are driving the
│ │ │ │ │ same net simultaneously. this option implies -merge.
│ │ │ │ │
│ │ │ │ │ -574
│ │ │ │ │ +576
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.251 uniquify - create unique copies of modules
│ │ │ │ │ yosys> help uniquify
│ │ │ │ │ @@ -41587,15 +41606,15 @@
│ │ │ │ │ Import options:
│ │ │ │ │ -all
│ │ │ │ │ Elaborate all modules, not just the hierarchy below the given top
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.251. uniquify - create unique copies of modules
│ │ │ │ │
│ │ │ │ │ -575
│ │ │ │ │ +577
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ modules. With this option the list of modules to import is optional.
│ │ │ │ │ -gates
│ │ │ │ │ @@ -41633,15 +41652,15 @@
│ │ │ │ │ -n
│ │ │ │ │ Keep all Verific names on instances and nets. By default only
│ │ │ │ │ user-declared names are preserved.
│ │ │ │ │ -d <dump_file>
│ │ │ │ │ Dump the Verific netlist as a verilog file.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -576
│ │ │ │ │ +578
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -41669,15 +41688,15 @@
│ │ │ │ │ verilog_defaults -push
│ │ │ │ │ verilog_defaults -pop
│ │ │ │ │ Push or pop the list of default options to a stack. Note that -push does
│ │ │ │ │ not imply -clear.
│ │ │ │ │
│ │ │ │ │ 10.253. verilog_defaults - set default options for read_verilog
│ │ │ │ │
│ │ │ │ │ -577
│ │ │ │ │ +579
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.254 verilog_defines - define and undefine verilog defines
│ │ │ │ │ yosys> help verilog_defines
│ │ │ │ │ verilog_defines [options]
│ │ │ │ │ Define and undefine verilog preprocessor macros.
│ │ │ │ │ @@ -41711,15 +41730,15 @@
│ │ │ │ │ -nobg
│ │ │ │ │ don't run viewer in the background, IE wait for the viewer tool to
│ │ │ │ │ exit before returning
│ │ │ │ │ -set-vg-attr
│ │ │ │ │ set their group index as 'vg' attribute on cells and wires
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -578
│ │ │ │ │ +580
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -41756,15 +41775,15 @@
│ │ │ │ │ yosys> help wbflip
│ │ │ │ │ wbflip [selection]
│ │ │ │ │ Flip the whitebox attribute on selected cells. I.e. if it's set, unset it, and
│ │ │ │ │ vice-versa. Blackbox cells are not effected by this command.
│ │ │ │ │
│ │ │ │ │ 10.256. wbflip - flip the whitebox attribute
│ │ │ │ │
│ │ │ │ │ -579
│ │ │ │ │ +581
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.257 wrapcell - wrap individual cells into new modules
│ │ │ │ │ yosys> help wrapcell
│ │ │ │ │ wrapcell -name <format> [selection]
│ │ │ │ │ This command wraps the selected cells individually into modules. The name for
│ │ │ │ │ @@ -41794,15 +41813,15 @@
│ │ │ │ │ Do not change the width of memory address ports. Use this options in
│ │ │ │ │ flows that use the 'memory_memx' pass.
│ │ │ │ │ -mux_undef
│ │ │ │ │ remove 'undef' inputs from $mux, $pmux and $_MUX_ cells
│ │ │ │ │ -keepdc
│ │ │ │ │ Do not optimize explicit don't-care values.
│ │ │ │ │
│ │ │ │ │ -580
│ │ │ │ │ +582
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.259 write_aiger - write design to AIGER file
│ │ │ │ │ yosys> help write_aiger
│ │ │ │ │ @@ -41839,15 +41858,15 @@
│ │ │ │ │ write_aiger2 [options] [filename]
│ │ │ │ │ Write the selected module to an AIGER file.
│ │ │ │ │ -strash
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.259. write_aiger - write design to AIGER file
│ │ │ │ │
│ │ │ │ │ -581
│ │ │ │ │ +583
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ perform structural hashing while writing
│ │ │ │ │ -flatten
│ │ │ │ │ @@ -41883,15 +41902,15 @@
│ │ │ │ │ statement is generated to drive the wire.
│ │ │ │ │ -noalias
│ │ │ │ │ if a net name is aliasing another net name, then by default a net
│ │ │ │ │ without fanout is created that is driven by the other net. This option
│ │ │ │ │ suppresses the generation of this nets without fanout.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -582
│ │ │ │ │ +584
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -41931,15 +41950,15 @@
│ │ │ │ │ -s
│ │ │ │ │ Output only a single bad property for all asserts
│ │ │ │ │ -c
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.262. write_btor - write design to BTOR file
│ │ │ │ │
│ │ │ │ │ -583
│ │ │ │ │ +585
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ Output cover properties using 'bad' statements instead of asserts
│ │ │ │ │ -i <filename>
│ │ │ │ │ @@ -41977,15 +41996,15 @@
│ │ │ │ │ The driver must implement the factory function that creates an implementation of
│ │ │ │ │ the black box, taking into account the parameters it is instantiated with.
│ │ │ │ │ For example, the following Verilog code defines a CXXRTL black box interface for
│ │ │ │ │ a synchronous debug sink:
│ │ │ │ │ (* cxxrtl_blackbox *)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -584
│ │ │ │ │ +586
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42033,15 +42052,15 @@
│ │ │ │ │ interface for a configurable width debug sink:
│ │ │ │ │ (* cxxrtl_blackbox, cxxrtl_template = "WIDTH" *)
│ │ │ │ │ module debug(...);
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.263. write_cxxrtl - convert design to C++ RTL simulation
│ │ │ │ │
│ │ │ │ │ -585
│ │ │ │ │ +587
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ parameter WIDTH = 8;
│ │ │ │ │ (* cxxrtl_edge = "p" *) input clk;
│ │ │ │ │ @@ -42084,15 +42103,15 @@
│ │ │ │ │ `posedge_p_clk()` (if "p"), `negedge_p_clk()` (if "n"), or both (if
│ │ │ │ │ "a"), simplifying implementation of clocked black boxes.
│ │ │ │ │ cxxrtl_template
│ │ │ │ │ only valid on black boxes. must contain a space separated sequence of
│ │ │ │ │ identifiers that have a corresponding black box parameters. for each
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -586
│ │ │ │ │ +588
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42137,15 +42156,15 @@
│ │ │ │ │ -O <level>
│ │ │ │ │ set the optimization level. the default is -O6. higher optimization
│ │ │ │ │ levels dramatically decrease compile and run time, and highest level
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.263. write_cxxrtl - convert design to C++ RTL simulation
│ │ │ │ │
│ │ │ │ │ -587
│ │ │ │ │ +589
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ possible for a design should be used.
│ │ │ │ │ -O0
│ │ │ │ │ @@ -42185,15 +42204,15 @@
│ │ │ │ │ to a constant or another public wire.
│ │ │ │ │ like -g3, and compute debug information on demand for all public wires
│ │ │ │ │ that were optimized out.
│ │ │ │ │
│ │ │ │ │ 10.264 write_edif - write design to EDIF netlist file
│ │ │ │ │ yosys> help write_edif
│ │ │ │ │
│ │ │ │ │ -588
│ │ │ │ │ +590
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ write_edif [options] [filename]
│ │ │ │ │ Write the current design to an EDIF netlist file.
│ │ │ │ │ @@ -42231,15 +42250,15 @@
│ │ │ │ │ Inside a script the input file can also can a here-document:
│ │ │ │ │ write_file hello.txt <<EOT
│ │ │ │ │ Hello World!
│ │ │ │ │ EOT
│ │ │ │ │
│ │ │ │ │ 10.265. write_file - write a text to a file
│ │ │ │ │
│ │ │ │ │ -589
│ │ │ │ │ +591
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.266 write_firrtl - write design to a FIRRTL file
│ │ │ │ │ yosys> help write_firrtl
│ │ │ │ │ write_firrtl [options] [filename]
│ │ │ │ │ Write a FIRRTL netlist of the current design.
│ │ │ │ │ @@ -42268,15 +42287,15 @@
│ │ │ │ │ 10.270 write_intersynth - write design to InterSynth netlist file
│ │ │ │ │ yosys> help write_intersynth
│ │ │ │ │ write_intersynth [options] [filename]
│ │ │ │ │ Write the current design to an 'intersynth' netlist file. InterSynth is
│ │ │ │ │ a tool for Coarse-Grain Example-Driven Interconnect Synthesis.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -590
│ │ │ │ │ +592
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42315,15 +42334,15 @@
│ │ │ │ │ include AIG models for the different gate types
│ │ │ │ │
│ │ │ │ │ -compat-int
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.271. write_jny - generate design metadata
│ │ │ │ │
│ │ │ │ │ -591
│ │ │ │ │ +593
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ emit 32-bit or smaller fully-defined parameter values directly
│ │ │ │ │ as JSON numbers (for compatibility with old parsers)
│ │ │ │ │ @@ -42372,15 +42391,15 @@
│ │ │ │ │ Where <port_details> is:
│ │ │ │ │ {
│ │ │ │ │
│ │ │ │ │ "direction": <"input" | "output" | "inout">,
│ │ │ │ │ "bits": <bit_vector>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -592
│ │ │ │ │ +594
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
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│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42439,15 +42458,15 @@
│ │ │ │ │ "bits": <bit_vector>
│ │ │ │ │ "offset": <the lowest bit index in use, if non-0>
│ │ │ │ │ "upto": <1 if the port bit indexing is MSB-first>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.272. write_json - write design to a JSON file
│ │ │ │ │
│ │ │ │ │ -593
│ │ │ │ │ +595
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ }
│ │ │ │ │
│ │ │ │ │ @@ -42494,15 +42513,15 @@
│ │ │ │ │ "foo_inst": {
│ │ │ │ │ "hide_name": 0,
│ │ │ │ │ "type": "foo",
│ │ │ │ │ "parameters": {
│ │ │ │ │ "P": "00000000000000000000000000101010",
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -594
│ │ │ │ │ +596
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42561,15 +42580,15 @@
│ │ │ │ │ [ "port", <portname>, <bitindex>, <out-list> ]
│ │ │ │ │ - the value of the specified input port bit
│ │ │ │ │ [ "nport", <portname>, <bitindex>, <out-list> ]
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.272. write_json - write design to a JSON file
│ │ │ │ │
│ │ │ │ │ -595
│ │ │ │ │ +597
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ - the inverted value of the specified input port bit
│ │ │ │ │ [ "and", <node-index>, <node-index>, <out-list> ]
│ │ │ │ │ @@ -42610,15 +42629,15 @@
│ │ │ │ │ yosys> help write_rtlil
│ │ │ │ │ write_rtlil [filename]
│ │ │ │ │ Write the current design to an RTLIL file. (RTLIL is a text representation
│ │ │ │ │ of a design in yosys's internal format.)
│ │ │ │ │ -selected
│ │ │ │ │ only write selected parts of the design.
│ │ │ │ │
│ │ │ │ │ -596
│ │ │ │ │ +598
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.274 write_simplec - convert design to simple C code
│ │ │ │ │ yosys> help write_simplec
│ │ │ │ │ @@ -42658,15 +42677,15 @@
│ │ │ │ │ accessor function is generated. Single-bit wires are returned as Bool,
│ │ │ │ │ multi-bit wires as BitVec.
│ │ │ │ │ ; yosys-smt2-cell <submod> <instancename>
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.274. write_simplec - convert design to simple C code
│ │ │ │ │
│ │ │ │ │ -597
│ │ │ │ │ +599
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ (declare-fun |<mod>_h <instancename>| (|<mod>_s|) |<submod>_s|)
│ │ │ │ │ There is a function like that for each hierarchical instance. It
│ │ │ │ │ @@ -42705,15 +42724,15 @@
│ │ │ │ │ sort. As a side-effect this will prevent use of arrays to model
│ │ │ │ │ memories.
│ │ │ │ │ -stdt
│ │ │ │ │ Use SMT-LIB 2.6 style datatypes to represent a state instead of an
│ │ │ │ │ uninterpreted sort.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -598
│ │ │ │ │ +600
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42754,15 +42773,15 @@
│ │ │ │ │ ; declare two state variables s1 and s2
│ │ │ │ │ (declare-fun s1 () test_s)
│ │ │ │ │ (declare-fun s2 () test_s)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.275. write_smt2 - write design to SMT-LIBv2 file
│ │ │ │ │
│ │ │ │ │ -599
│ │ │ │ │ +601
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ ; state s2 is the successor of state s1
│ │ │ │ │ (assert (test_t s1 s2))
│ │ │ │ │ @@ -42795,15 +42814,15 @@
│ │ │ │ │ write_spice [options] [filename]
│ │ │ │ │ Write the current design to an SPICE netlist file.
│ │ │ │ │ -big_endian
│ │ │ │ │ generate multi-bit ports in MSB first order
│ │ │ │ │ (default is LSB first)
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -600
│ │ │ │ │ +602
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42841,15 +42860,15 @@
│ │ │ │ │ write_verilog [options] [filename]
│ │ │ │ │ Write the current design to a Verilog file.
│ │ │ │ │ -sv
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.278. write_table - write design as connectivity table
│ │ │ │ │
│ │ │ │ │ -601
│ │ │ │ │ +603
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ with this option, SystemVerilog constructs like always_comb are used
│ │ │ │ │ -norename
│ │ │ │ │ @@ -42888,15 +42907,15 @@
│ │ │ │ │ deactivates this feature and instead will write string constants
│ │ │ │ │ as binary numbers.
│ │ │ │ │ -simple-lhs
│ │ │ │ │ Connection assignments with simple left hand side without
│ │ │ │ │ concatenations.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -602
│ │ │ │ │ +604
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -42940,15 +42959,15 @@
│ │ │ │ │ write an extra file with port and box symbols
│ │ │ │ │ -dff
│ │ │ │ │
│ │ │ │ │ write $_DFF_[NP]_ cells
│ │ │ │ │
│ │ │ │ │ 10.280. write_xaiger - write design to XAIGER file
│ │ │ │ │
│ │ │ │ │ -603
│ │ │ │ │ +605
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 10.281 write_xaiger2 - (experimental) write module to XAIGER file
│ │ │ │ │ yosys> help write_xaiger2
│ │ │ │ │ write_xaiger2 [options] [filename]
│ │ │ │ │ Write the selected module to a XAIGER file including the 'h' and 'a' extensions
│ │ │ │ │ @@ -42980,15 +42999,15 @@
│ │ │ │ │ Assume a LUT4-based device (instead of a LUT6-based device).
│ │ │ │ │
│ │ │ │ │ 10.283 xilinx_dsp - Xilinx: pack resources into DSPs
│ │ │ │ │ yosys> help xilinx_dsp
│ │ │ │ │ xilinx_dsp [options] [selection]
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -604
│ │ │ │ │ +606
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -43031,15 +43050,15 @@
│ │ │ │ │ min length of shift register (default = 3)
│ │ │ │ │ -fixed
│ │ │ │ │ infer fixed-length shift registers.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ 10.284. xilinx_srl - Xilinx shift register extraction
│ │ │ │ │
│ │ │ │ │ -605
│ │ │ │ │ +607
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ -variable
│ │ │ │ │ infer variable-length shift registers (i.e. fixed-length shifts where
│ │ │ │ │ @@ -43079,15 +43098,15 @@
│ │ │ │ │ -required
│ │ │ │ │ Produce a runtime error if any encountered cell could not be encoded.
│ │ │ │ │ -formal
│ │ │ │ │ Produce a runtime error if any encoded cell uses a signal that is
│ │ │ │ │ neither known to be non-x nor driven by another encoded cell.
│ │ │ │ │ (continues on next page)
│ │ │ │ │
│ │ │ │ │ -606
│ │ │ │ │ +608
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ (continued from previous page)
│ │ │ │ │
│ │ │ │ │ @@ -43101,19 +43120,19 @@
│ │ │ │ │ Add inverters as needed to make all FFs zero-initialized.
│ │ │ │ │ -all
│ │ │ │ │
│ │ │ │ │ also add zero initialization to uninitialized FFs
│ │ │ │ │
│ │ │ │ │ 10.286. zinit - add inverters so all FF are zero-initialized
│ │ │ │ │
│ │ │ │ │ -607
│ │ │ │ │ +609
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -608
│ │ │ │ │ +610
│ │ │ │ │
│ │ │ │ │ Chapter 10. Command line reference
│ │ │ │ │
│ │ │ │ │ BIBLIOGRAPHY
│ │ │ │ │
│ │ │ │ │ [ASU86]
│ │ │ │ │
│ │ │ │ │ @@ -43166,15 +43185,15 @@
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│ │ │ │ │ programmable logic devices. VLSI Design (Manhasset NY: CPM Publications), pages 50–62,
│ │ │ │ │ June 1985.
│ │ │ │ │ [STGR10] Yiqiong Shi, Chan Wai Ting, Bah-Hwee Gwee, and Ye Ren. A highly efficient method for extracting fsms from flattened gate-level netlist. In Circuits and Systems (ISCAS), Proceedings of
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│ │ │ │ │
│ │ │ │ │ -609
│ │ │ │ │ +611
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ [Ull76]
│ │ │ │ │
│ │ │ │ │ J. R. Ullmann. An algorithm for subgraph isomorphism. J. ACM, 23(1):31–42, January 1976.
│ │ │ │ │ doi:10.1145/321921.321925.
│ │ │ │ │ @@ -43184,1018 +43203,1018 @@
│ │ │ │ │ C. Wolf. Design and implementation of the yosys open synthesis suite. Bachelor Thesis, Vienna
│ │ │ │ │ University of Technology, 2013.
│ │ │ │ │
│ │ │ │ │ [WGS+12] C. Wolf, Johann Glaser, Florian Schupfer, Jan Haase, and Christoph Grimm. Example-driven
│ │ │ │ │ interconnect synthesis for heterogeneous coarse-grain reconfigurable logic. In FDL Proceeding of
│ │ │ │ │ the 2012 Forum on Specification and Design Languages, 194–201. 2012.
│ │ │ │ │
│ │ │ │ │ -610
│ │ │ │ │ -
│ │ │ │ │ -Bibliography
│ │ │ │ │ -
│ │ │ │ │ - PROPERTY INDEX
│ │ │ │ │ -
│ │ │ │ │ -is_
│ │ │ │ │ -is_evaluable, 386
│ │ │ │ │ -$alu, 285
│ │ │ │ │ -$fa, 286
│ │ │ │ │ -$lcu, 287
│ │ │ │ │ -$macc, 288
│ │ │ │ │ -$add, 238
│ │ │ │ │ -$and, 239
│ │ │ │ │ -$bweqx, 240
│ │ │ │ │ -$div, 240
│ │ │ │ │ -$divfloor, 241
│ │ │ │ │ -$eq, 242
│ │ │ │ │ -$eqx, 242
│ │ │ │ │ -$ge, 243
│ │ │ │ │ -$gt, 243
│ │ │ │ │ -$le, 244
│ │ │ │ │ -$logic_and, 245
│ │ │ │ │ -$logic_or, 245
│ │ │ │ │ -$lt, 246
│ │ │ │ │ -$mod, 246
│ │ │ │ │ -$modfloor, 247
│ │ │ │ │ -$mul, 248
│ │ │ │ │ -$ne, 249
│ │ │ │ │ -$nex, 249
│ │ │ │ │ -$or, 250
│ │ │ │ │ -$pow, 250
│ │ │ │ │ -$shift, 251
│ │ │ │ │ -$shiftx, 252
│ │ │ │ │ -$shl, 253
│ │ │ │ │ -$shr, 253
│ │ │ │ │ -$sshl, 254
│ │ │ │ │ -$sshr, 254
│ │ │ │ │ -$sub, 255
│ │ │ │ │ -$xnor, 256
│ │ │ │ │ -$xor, 256
│ │ │ │ │ -$_ANDNOT_, 313
│ │ │ │ │ -$_AOI3_, 314
│ │ │ │ │ -$_AOI4_, 314
│ │ │ │ │ -$_MUX16_, 315
│ │ │ │ │ -$_MUX4_, 316
│ │ │ │ │ -$_MUX8_, 316
│ │ │ │ │ -$_NMUX_, 317
│ │ │ │ │ -
│ │ │ │ │ -$_OAI3_, 317
│ │ │ │ │ -$_OAI4_, 318
│ │ │ │ │ -$_ORNOT_, 319
│ │ │ │ │ -$_AND_, 309
│ │ │ │ │ -$_BUF_, 309
│ │ │ │ │ -$_MUX_, 310
│ │ │ │ │ -$_NAND_, 310
│ │ │ │ │ -$_NOR_, 310
│ │ │ │ │ -$_NOT_, 311
│ │ │ │ │ -$_OR_, 311
│ │ │ │ │ -$_XNOR_, 312
│ │ │ │ │ -$_XOR_, 312
│ │ │ │ │ -$allconst, 298
│ │ │ │ │ -$allseq, 298
│ │ │ │ │ -$anyconst, 298
│ │ │ │ │ -$anyseq, 299
│ │ │ │ │ -$assert, 299
│ │ │ │ │ -$assume, 300
│ │ │ │ │ -$cover, 300
│ │ │ │ │ -$equiv, 301
│ │ │ │ │ -$fair, 301
│ │ │ │ │ -$initstate, 302
│ │ │ │ │ -$live, 302
│ │ │ │ │ -$_TBUF_, 385
│ │ │ │ │ -$lut, 291
│ │ │ │ │ -$sop, 292
│ │ │ │ │ -$bmux, 257
│ │ │ │ │ -$bwmux, 258
│ │ │ │ │ -$demux, 258
│ │ │ │ │ -$mux, 259
│ │ │ │ │ -$pmux, 259
│ │ │ │ │ -$tribuf, 260
│ │ │ │ │ -$specify2, 292
│ │ │ │ │ -$specify3, 293
│ │ │ │ │ -$specrule, 297
│ │ │ │ │ -$buf, 232
│ │ │ │ │ -$logic_not, 232
│ │ │ │ │ -$neg, 233
│ │ │ │ │ -$not, 233
│ │ │ │ │ -$pos, 234
│ │ │ │ │ -$reduce_and, 234
│ │ │ │ │ -$reduce_bool, 235
│ │ │ │ │ -
│ │ │ │ │ -611
│ │ │ │ │ -
│ │ │ │ │ - YosysHQ Yosys, Version 0.51
│ │ │ │ │ -
│ │ │ │ │ -$reduce_or, 235
│ │ │ │ │ -$reduce_xnor, 236
│ │ │ │ │ -$reduce_xor, 236
│ │ │ │ │ -$concat, 307
│ │ │ │ │ -$slice, 308
│ │ │ │ │ -
│ │ │ │ │ -xx-aware, 386
│ │ │ │ │ -$bweqx, 240
│ │ │ │ │ -$eqx, 242
│ │ │ │ │ -$nex, 249
│ │ │ │ │ -x-output, 386
│ │ │ │ │ -$div, 240
│ │ │ │ │ -$mod, 246
│ │ │ │ │ -$shiftx, 252
│ │ │ │ │ -$pmux, 259
│ │ │ │ │ -
│ │ │ │ │ 612
│ │ │ │ │
│ │ │ │ │ -Property Index
│ │ │ │ │ +Bibliography
│ │ │ │ │
│ │ │ │ │ INTERNAL CELL REFERENCE
│ │ │ │ │
│ │ │ │ │ Internal cell
│ │ │ │ │ -$alu, 285
│ │ │ │ │ -$fa, 286
│ │ │ │ │ -$lcu, 287
│ │ │ │ │ -$macc, 288
│ │ │ │ │ -$add, 238
│ │ │ │ │ -$and, 239
│ │ │ │ │ -$bweqx, 240
│ │ │ │ │ -$div, 240
│ │ │ │ │ -$divfloor, 241
│ │ │ │ │ -$eq, 242
│ │ │ │ │ -$eqx, 242
│ │ │ │ │ -$ge, 243
│ │ │ │ │ -$gt, 243
│ │ │ │ │ -$le, 244
│ │ │ │ │ -$logic_and, 245
│ │ │ │ │ -$logic_or, 245
│ │ │ │ │ -$lt, 246
│ │ │ │ │ -$mod, 246
│ │ │ │ │ -$modfloor, 247
│ │ │ │ │ -$mul, 248
│ │ │ │ │ -$ne, 249
│ │ │ │ │ -$nex, 249
│ │ │ │ │ -$or, 250
│ │ │ │ │ -$pow, 250
│ │ │ │ │ -$shift, 251
│ │ │ │ │ -$shiftx, 252
│ │ │ │ │ -$shl, 253
│ │ │ │ │ -$shr, 253
│ │ │ │ │ -$sshl, 254
│ │ │ │ │ -$sshr, 254
│ │ │ │ │ -$sub, 255
│ │ │ │ │ -$xnor, 256
│ │ │ │ │ -$xor, 256
│ │ │ │ │ -$_ANDNOT_, 313
│ │ │ │ │ -$_AOI3_, 314
│ │ │ │ │ -$_AOI4_, 314
│ │ │ │ │ -$_MUX16_, 315
│ │ │ │ │ -$_MUX4_, 316
│ │ │ │ │ -$_MUX8_, 316
│ │ │ │ │ -$_NMUX_, 317
│ │ │ │ │ -$_OAI3_, 317
│ │ │ │ │ -
│ │ │ │ │ -$_OAI4_, 318
│ │ │ │ │ -$_ORNOT_, 319
│ │ │ │ │ -$_AND_, 309
│ │ │ │ │ -$_BUF_, 309
│ │ │ │ │ -$_MUX_, 310
│ │ │ │ │ -$_NAND_, 310
│ │ │ │ │ -$_NOR_, 310
│ │ │ │ │ -$_NOT_, 311
│ │ │ │ │ -$_OR_, 311
│ │ │ │ │ -$_XNOR_, 312
│ │ │ │ │ -$_XOR_, 312
│ │ │ │ │ -$check, 305
│ │ │ │ │ -$print, 305
│ │ │ │ │ -$scopeinfo, 306
│ │ │ │ │ -$allconst, 298
│ │ │ │ │ -$allseq, 298
│ │ │ │ │ -$anyconst, 298
│ │ │ │ │ -$anyinit, 299
│ │ │ │ │ -$anyseq, 299
│ │ │ │ │ -$assert, 299
│ │ │ │ │ -$assume, 300
│ │ │ │ │ -$cover, 300
│ │ │ │ │ -$equiv, 301
│ │ │ │ │ -$fair, 301
│ │ │ │ │ -$ff, 301
│ │ │ │ │ -$initstate, 302
│ │ │ │ │ -$live, 302
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│ │ │ │ │ -$get_tag, 303
│ │ │ │ │ -$original_tag, 303
│ │ │ │ │ -$overwrite_tag, 303
│ │ │ │ │ -$set_tag, 304
│ │ │ │ │ -$fsm, 283
│ │ │ │ │ -$_TBUF_, 385
│ │ │ │ │ -$lut, 291
│ │ │ │ │ -$sop, 292
│ │ │ │ │ -$mem, 274
│ │ │ │ │ -$mem_v2, 276
│ │ │ │ │ -$meminit, 279
│ │ │ │ │ -$meminit_v2, 280
│ │ │ │ │ -$memrd, 280
│ │ │ │ │ -$memrd_v2, 281
│ │ │ │ │ +$alu, 287
│ │ │ │ │ +$fa, 288
│ │ │ │ │ +$lcu, 289
│ │ │ │ │ +$macc, 290
│ │ │ │ │ +$add, 240
│ │ │ │ │ +$and, 241
│ │ │ │ │ +$bweqx, 242
│ │ │ │ │ +$div, 242
│ │ │ │ │ +$divfloor, 243
│ │ │ │ │ +$eq, 244
│ │ │ │ │ +$eqx, 244
│ │ │ │ │ +$ge, 245
│ │ │ │ │ +$gt, 245
│ │ │ │ │ +$le, 246
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│ │ │ │ │ +$logic_or, 247
│ │ │ │ │ +$lt, 248
│ │ │ │ │ +$mod, 248
│ │ │ │ │ +$modfloor, 249
│ │ │ │ │ +$mul, 250
│ │ │ │ │ +$ne, 251
│ │ │ │ │ +$nex, 251
│ │ │ │ │ +$or, 252
│ │ │ │ │ +$pow, 252
│ │ │ │ │ +$shift, 253
│ │ │ │ │ +$shiftx, 254
│ │ │ │ │ +$shl, 255
│ │ │ │ │ +$shr, 255
│ │ │ │ │ +$sshl, 256
│ │ │ │ │ +$sshr, 256
│ │ │ │ │ +$sub, 257
│ │ │ │ │ +$xnor, 258
│ │ │ │ │ +$xor, 258
│ │ │ │ │ +$_ANDNOT_, 315
│ │ │ │ │ +$_AOI3_, 316
│ │ │ │ │ +$_AOI4_, 316
│ │ │ │ │ +$_MUX16_, 317
│ │ │ │ │ +$_MUX4_, 318
│ │ │ │ │ +$_MUX8_, 318
│ │ │ │ │ +$_NMUX_, 319
│ │ │ │ │ +$_OAI3_, 319
│ │ │ │ │ +
│ │ │ │ │ +$_OAI4_, 320
│ │ │ │ │ +$_ORNOT_, 321
│ │ │ │ │ +$_AND_, 311
│ │ │ │ │ +$_BUF_, 311
│ │ │ │ │ +$_MUX_, 312
│ │ │ │ │ +$_NAND_, 312
│ │ │ │ │ +$_NOR_, 312
│ │ │ │ │ +$_NOT_, 313
│ │ │ │ │ +$_OR_, 313
│ │ │ │ │ +$_XNOR_, 314
│ │ │ │ │ +$_XOR_, 314
│ │ │ │ │ +$check, 307
│ │ │ │ │ +$print, 307
│ │ │ │ │ +$scopeinfo, 308
│ │ │ │ │ +$allconst, 300
│ │ │ │ │ +$allseq, 300
│ │ │ │ │ +$anyconst, 300
│ │ │ │ │ +$anyinit, 301
│ │ │ │ │ +$anyseq, 301
│ │ │ │ │ +$assert, 301
│ │ │ │ │ +$assume, 302
│ │ │ │ │ +$cover, 302
│ │ │ │ │ +$equiv, 303
│ │ │ │ │ +$fair, 303
│ │ │ │ │ +$ff, 303
│ │ │ │ │ +$initstate, 304
│ │ │ │ │ +$live, 304
│ │ │ │ │ +$future_ff, 305
│ │ │ │ │ +$get_tag, 305
│ │ │ │ │ +$original_tag, 305
│ │ │ │ │ +$overwrite_tag, 305
│ │ │ │ │ +$set_tag, 306
│ │ │ │ │ +$fsm, 285
│ │ │ │ │ +$_TBUF_, 387
│ │ │ │ │ +$lut, 293
│ │ │ │ │ +$sop, 294
│ │ │ │ │ +$mem, 276
│ │ │ │ │ +$mem_v2, 278
│ │ │ │ │ +$meminit, 281
│ │ │ │ │ +$meminit_v2, 282
│ │ │ │ │ +$memrd, 282
│ │ │ │ │ +$memrd_v2, 283
│ │ │ │ │
│ │ │ │ │ 613
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -$memwr, 281
│ │ │ │ │ -$memwr_v2, 282
│ │ │ │ │ -$bmux, 257
│ │ │ │ │ -$bwmux, 258
│ │ │ │ │ -$demux, 258
│ │ │ │ │ -$mux, 259
│ │ │ │ │ -$pmux, 259
│ │ │ │ │ -$tribuf, 260
│ │ │ │ │ -$adff, 262
│ │ │ │ │ -$adffe, 263
│ │ │ │ │ -$adlatch, 263
│ │ │ │ │ -$aldff, 264
│ │ │ │ │ -$aldffe, 264
│ │ │ │ │ -$dff, 265
│ │ │ │ │ -$dffe, 265
│ │ │ │ │ -$dffsr, 266
│ │ │ │ │ -$dffsre, 267
│ │ │ │ │ -$dlatch, 267
│ │ │ │ │ -$dlatchsr, 268
│ │ │ │ │ -$sdff, 268
│ │ │ │ │ -$sdffce, 269
│ │ │ │ │ -$sdffe, 269
│ │ │ │ │ -$sr, 270
│ │ │ │ │ -$_ALDFFE_NNN_, 322
│ │ │ │ │ -$_ALDFFE_NNP_, 323
│ │ │ │ │ -$_ALDFFE_NPN_, 323
│ │ │ │ │ -$_ALDFFE_NPP_, 324
│ │ │ │ │ -$_ALDFFE_PNN_, 324
│ │ │ │ │ -$_ALDFFE_PNP_, 325
│ │ │ │ │ -$_ALDFFE_PPN_, 325
│ │ │ │ │ -$_ALDFFE_PPP_, 325
│ │ │ │ │ -$_ALDFF_NN_, 326
│ │ │ │ │ -$_ALDFF_NP_, 326
│ │ │ │ │ -$_ALDFF_PN_, 327
│ │ │ │ │ -$_ALDFF_PP_, 327
│ │ │ │ │ -$_DFFE_NN0N_, 328
│ │ │ │ │ -$_DFFE_NN0P_, 328
│ │ │ │ │ -$_DFFE_NN1N_, 329
│ │ │ │ │ -$_DFFE_NN1P_, 329
│ │ │ │ │ -$_DFFE_NN_, 330
│ │ │ │ │ -$_DFFE_NP0N_, 330
│ │ │ │ │ -$_DFFE_NP0P_, 330
│ │ │ │ │ -$_DFFE_NP1N_, 331
│ │ │ │ │ -$_DFFE_NP1P_, 331
│ │ │ │ │ -$_DFFE_NP_, 332
│ │ │ │ │ -$_DFFE_PN0N_, 332
│ │ │ │ │ -$_DFFE_PN0P_, 333
│ │ │ │ │ -$_DFFE_PN1N_, 333
│ │ │ │ │ -$_DFFE_PN1P_, 333
│ │ │ │ │ -$_DFFE_PN_, 334
│ │ │ │ │ -$_DFFE_PP0N_, 334
│ │ │ │ │ -$_DFFE_PP0P_, 335
│ │ │ │ │ -$_DFFE_PP1N_, 335
│ │ │ │ │ -$_DFFE_PP1P_, 336
│ │ │ │ │ +$memwr, 283
│ │ │ │ │ +$memwr_v2, 284
│ │ │ │ │ +$bmux, 259
│ │ │ │ │ +$bwmux, 260
│ │ │ │ │ +$demux, 260
│ │ │ │ │ +$mux, 261
│ │ │ │ │ +$pmux, 261
│ │ │ │ │ +$tribuf, 262
│ │ │ │ │ +$adff, 264
│ │ │ │ │ +$adffe, 265
│ │ │ │ │ +$adlatch, 265
│ │ │ │ │ +$aldff, 266
│ │ │ │ │ +$aldffe, 266
│ │ │ │ │ +$dff, 267
│ │ │ │ │ +$dffe, 267
│ │ │ │ │ +$dffsr, 268
│ │ │ │ │ +$dffsre, 269
│ │ │ │ │ +$dlatch, 269
│ │ │ │ │ +$dlatchsr, 270
│ │ │ │ │ +$sdff, 270
│ │ │ │ │ +$sdffce, 271
│ │ │ │ │ +$sdffe, 271
│ │ │ │ │ +$sr, 272
│ │ │ │ │ +$_ALDFFE_NNN_, 324
│ │ │ │ │ +$_ALDFFE_NNP_, 325
│ │ │ │ │ +$_ALDFFE_NPN_, 325
│ │ │ │ │ +$_ALDFFE_NPP_, 326
│ │ │ │ │ +$_ALDFFE_PNN_, 326
│ │ │ │ │ +$_ALDFFE_PNP_, 327
│ │ │ │ │ +$_ALDFFE_PPN_, 327
│ │ │ │ │ +$_ALDFFE_PPP_, 327
│ │ │ │ │ +$_ALDFF_NN_, 328
│ │ │ │ │ +$_ALDFF_NP_, 328
│ │ │ │ │ +$_ALDFF_PN_, 329
│ │ │ │ │ +$_ALDFF_PP_, 329
│ │ │ │ │ +$_DFFE_NN0N_, 330
│ │ │ │ │ +$_DFFE_NN0P_, 330
│ │ │ │ │ +$_DFFE_NN1N_, 331
│ │ │ │ │ +$_DFFE_NN1P_, 331
│ │ │ │ │ +$_DFFE_NN_, 332
│ │ │ │ │ +$_DFFE_NP0N_, 332
│ │ │ │ │ +$_DFFE_NP0P_, 332
│ │ │ │ │ +$_DFFE_NP1N_, 333
│ │ │ │ │ +$_DFFE_NP1P_, 333
│ │ │ │ │ +$_DFFE_NP_, 334
│ │ │ │ │ +$_DFFE_PN0N_, 334
│ │ │ │ │ +$_DFFE_PN0P_, 335
│ │ │ │ │ +$_DFFE_PN1N_, 335
│ │ │ │ │ +$_DFFE_PN1P_, 335
│ │ │ │ │ +$_DFFE_PN_, 336
│ │ │ │ │ +$_DFFE_PP0N_, 336
│ │ │ │ │ +$_DFFE_PP0P_, 337
│ │ │ │ │ +$_DFFE_PP1N_, 337
│ │ │ │ │ +$_DFFE_PP1P_, 338
│ │ │ │ │ 614
│ │ │ │ │
│ │ │ │ │ -$_DFFE_PP_, 336
│ │ │ │ │ -$_DFFSRE_NNNN_, 336
│ │ │ │ │ -$_DFFSRE_NNNP_, 337
│ │ │ │ │ -$_DFFSRE_NNPN_, 338
│ │ │ │ │ -$_DFFSRE_NNPP_, 338
│ │ │ │ │ -$_DFFSRE_NPNN_, 339
│ │ │ │ │ -$_DFFSRE_NPNP_, 339
│ │ │ │ │ -$_DFFSRE_NPPN_, 340
│ │ │ │ │ -$_DFFSRE_NPPP_, 340
│ │ │ │ │ -$_DFFSRE_PNNN_, 341
│ │ │ │ │ -$_DFFSRE_PNNP_, 341
│ │ │ │ │ -$_DFFSRE_PNPN_, 342
│ │ │ │ │ -$_DFFSRE_PNPP_, 342
│ │ │ │ │ -$_DFFSRE_PPNN_, 343
│ │ │ │ │ -$_DFFSRE_PPNP_, 343
│ │ │ │ │ -$_DFFSRE_PPPN_, 344
│ │ │ │ │ -$_DFFSRE_PPPP_, 344
│ │ │ │ │ -$_DFFSR_NNN_, 345
│ │ │ │ │ -$_DFFSR_NNP_, 345
│ │ │ │ │ -$_DFFSR_NPN_, 346
│ │ │ │ │ -$_DFFSR_NPP_, 346
│ │ │ │ │ -$_DFFSR_PNN_, 347
│ │ │ │ │ -$_DFFSR_PNP_, 347
│ │ │ │ │ -$_DFFSR_PPN_, 348
│ │ │ │ │ -$_DFFSR_PPP_, 348
│ │ │ │ │ -$_DFF_NN0_, 349
│ │ │ │ │ -$_DFF_NN1_, 349
│ │ │ │ │ -$_DFF_NP0_, 350
│ │ │ │ │ -$_DFF_NP1_, 350
│ │ │ │ │ -$_DFF_N_, 351
│ │ │ │ │ -$_DFF_PN0_, 351
│ │ │ │ │ -$_DFF_PN1_, 352
│ │ │ │ │ -$_DFF_PP0_, 352
│ │ │ │ │ -$_DFF_PP1_, 352
│ │ │ │ │ -$_DFF_P_, 353
│ │ │ │ │ -$_FF_, 353
│ │ │ │ │ -$_SDFFCE_NN0N_, 354
│ │ │ │ │ -$_SDFFCE_NN0P_, 354
│ │ │ │ │ -$_SDFFCE_NN1N_, 355
│ │ │ │ │ -$_SDFFCE_NN1P_, 355
│ │ │ │ │ -$_SDFFCE_NP0N_, 356
│ │ │ │ │ -$_SDFFCE_NP0P_, 356
│ │ │ │ │ -$_SDFFCE_NP1N_, 357
│ │ │ │ │ -$_SDFFCE_NP1P_, 357
│ │ │ │ │ -$_SDFFCE_PN0N_, 358
│ │ │ │ │ -$_SDFFCE_PN0P_, 358
│ │ │ │ │ -$_SDFFCE_PN1N_, 359
│ │ │ │ │ -$_SDFFCE_PN1P_, 359
│ │ │ │ │ -$_SDFFCE_PP0N_, 360
│ │ │ │ │ -$_SDFFCE_PP0P_, 360
│ │ │ │ │ -$_SDFFCE_PP1N_, 361
│ │ │ │ │ -$_SDFFCE_PP1P_, 361
│ │ │ │ │ -$_SDFFE_NN0N_, 362
│ │ │ │ │ -$_SDFFE_NN0P_, 362
│ │ │ │ │ +$_DFFE_PP_, 338
│ │ │ │ │ +$_DFFSRE_NNNN_, 338
│ │ │ │ │ +$_DFFSRE_NNNP_, 339
│ │ │ │ │ +$_DFFSRE_NNPN_, 340
│ │ │ │ │ +$_DFFSRE_NNPP_, 340
│ │ │ │ │ +$_DFFSRE_NPNN_, 341
│ │ │ │ │ +$_DFFSRE_NPNP_, 341
│ │ │ │ │ +$_DFFSRE_NPPN_, 342
│ │ │ │ │ +$_DFFSRE_NPPP_, 342
│ │ │ │ │ +$_DFFSRE_PNNN_, 343
│ │ │ │ │ +$_DFFSRE_PNNP_, 343
│ │ │ │ │ +$_DFFSRE_PNPN_, 344
│ │ │ │ │ +$_DFFSRE_PNPP_, 344
│ │ │ │ │ +$_DFFSRE_PPNN_, 345
│ │ │ │ │ +$_DFFSRE_PPNP_, 345
│ │ │ │ │ +$_DFFSRE_PPPN_, 346
│ │ │ │ │ +$_DFFSRE_PPPP_, 346
│ │ │ │ │ +$_DFFSR_NNN_, 347
│ │ │ │ │ +$_DFFSR_NNP_, 347
│ │ │ │ │ +$_DFFSR_NPN_, 348
│ │ │ │ │ +$_DFFSR_NPP_, 348
│ │ │ │ │ +$_DFFSR_PNN_, 349
│ │ │ │ │ +$_DFFSR_PNP_, 349
│ │ │ │ │ +$_DFFSR_PPN_, 350
│ │ │ │ │ +$_DFFSR_PPP_, 350
│ │ │ │ │ +$_DFF_NN0_, 351
│ │ │ │ │ +$_DFF_NN1_, 351
│ │ │ │ │ +$_DFF_NP0_, 352
│ │ │ │ │ +$_DFF_NP1_, 352
│ │ │ │ │ +$_DFF_N_, 353
│ │ │ │ │ +$_DFF_PN0_, 353
│ │ │ │ │ +$_DFF_PN1_, 354
│ │ │ │ │ +$_DFF_PP0_, 354
│ │ │ │ │ +$_DFF_PP1_, 354
│ │ │ │ │ +$_DFF_P_, 355
│ │ │ │ │ +$_FF_, 355
│ │ │ │ │ +$_SDFFCE_NN0N_, 356
│ │ │ │ │ +$_SDFFCE_NN0P_, 356
│ │ │ │ │ +$_SDFFCE_NN1N_, 357
│ │ │ │ │ +$_SDFFCE_NN1P_, 357
│ │ │ │ │ +$_SDFFCE_NP0N_, 358
│ │ │ │ │ +$_SDFFCE_NP0P_, 358
│ │ │ │ │ +$_SDFFCE_NP1N_, 359
│ │ │ │ │ +$_SDFFCE_NP1P_, 359
│ │ │ │ │ +$_SDFFCE_PN0N_, 360
│ │ │ │ │ +$_SDFFCE_PN0P_, 360
│ │ │ │ │ +$_SDFFCE_PN1N_, 361
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│ │ │ │ │ +$_SDFFCE_PP0N_, 362
│ │ │ │ │ +$_SDFFCE_PP0P_, 362
│ │ │ │ │ +$_SDFFCE_PP1N_, 363
│ │ │ │ │ +$_SDFFCE_PP1P_, 363
│ │ │ │ │ +$_SDFFE_NN0N_, 364
│ │ │ │ │ +$_SDFFE_NN0P_, 364
│ │ │ │ │ Internal cell reference
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -$_SDFFE_NN1N_, 363
│ │ │ │ │ -$_SDFFE_NN1P_, 363
│ │ │ │ │ -$_SDFFE_NP0N_, 364
│ │ │ │ │ -$_SDFFE_NP0P_, 364
│ │ │ │ │ -$_SDFFE_NP1N_, 365
│ │ │ │ │ -$_SDFFE_NP1P_, 365
│ │ │ │ │ -$_SDFFE_PN0N_, 366
│ │ │ │ │ -$_SDFFE_PN0P_, 366
│ │ │ │ │ -$_SDFFE_PN1N_, 367
│ │ │ │ │ -$_SDFFE_PN1P_, 367
│ │ │ │ │ -$_SDFFE_PP0N_, 368
│ │ │ │ │ -$_SDFFE_PP0P_, 368
│ │ │ │ │ -$_SDFFE_PP1N_, 369
│ │ │ │ │ -$_SDFFE_PP1P_, 369
│ │ │ │ │ -$_SDFF_NN0_, 370
│ │ │ │ │ -$_SDFF_NN1_, 370
│ │ │ │ │ -$_SDFF_NP0_, 371
│ │ │ │ │ -$_SDFF_NP1_, 371
│ │ │ │ │ -$_SDFF_PN0_, 372
│ │ │ │ │ -$_SDFF_PN1_, 372
│ │ │ │ │ -$_SDFF_PP0_, 372
│ │ │ │ │ -$_SDFF_PP1_, 373
│ │ │ │ │ -$_DLATCHSR_NNN_, 375
│ │ │ │ │ -$_DLATCHSR_NNP_, 375
│ │ │ │ │ -$_DLATCHSR_NPN_, 376
│ │ │ │ │ -$_DLATCHSR_NPP_, 376
│ │ │ │ │ -$_DLATCHSR_PNN_, 377
│ │ │ │ │ -$_DLATCHSR_PNP_, 377
│ │ │ │ │ -$_DLATCHSR_PPN_, 378
│ │ │ │ │ -$_DLATCHSR_PPP_, 378
│ │ │ │ │ -$_DLATCH_NN0_, 379
│ │ │ │ │ -$_DLATCH_NN1_, 379
│ │ │ │ │ -$_DLATCH_NP0_, 380
│ │ │ │ │ -$_DLATCH_NP1_, 380
│ │ │ │ │ -$_DLATCH_N_, 381
│ │ │ │ │ -$_DLATCH_PN0_, 381
│ │ │ │ │ -$_DLATCH_PN1_, 382
│ │ │ │ │ -$_DLATCH_PP0_, 382
│ │ │ │ │ -$_DLATCH_PP1_, 382
│ │ │ │ │ -$_DLATCH_P_, 383
│ │ │ │ │ -$_SR_NN_, 383
│ │ │ │ │ -$_SR_NP_, 384
│ │ │ │ │ -$_SR_PN_, 384
│ │ │ │ │ -$_SR_PP_, 385
│ │ │ │ │ -$specify2, 292
│ │ │ │ │ -$specify3, 293
│ │ │ │ │ -$specrule, 297
│ │ │ │ │ -$buf, 232
│ │ │ │ │ -$logic_not, 232
│ │ │ │ │ -$neg, 233
│ │ │ │ │ -$not, 233
│ │ │ │ │ -$pos, 234
│ │ │ │ │ -$reduce_and, 234
│ │ │ │ │ -$reduce_bool, 235
│ │ │ │ │ +$_SDFFE_NN1N_, 365
│ │ │ │ │ +$_SDFFE_NN1P_, 365
│ │ │ │ │ +$_SDFFE_NP0N_, 366
│ │ │ │ │ +$_SDFFE_NP0P_, 366
│ │ │ │ │ +$_SDFFE_NP1N_, 367
│ │ │ │ │ +$_SDFFE_NP1P_, 367
│ │ │ │ │ +$_SDFFE_PN0N_, 368
│ │ │ │ │ +$_SDFFE_PN0P_, 368
│ │ │ │ │ +$_SDFFE_PN1N_, 369
│ │ │ │ │ +$_SDFFE_PN1P_, 369
│ │ │ │ │ +$_SDFFE_PP0N_, 370
│ │ │ │ │ +$_SDFFE_PP0P_, 370
│ │ │ │ │ +$_SDFFE_PP1N_, 371
│ │ │ │ │ +$_SDFFE_PP1P_, 371
│ │ │ │ │ +$_SDFF_NN0_, 372
│ │ │ │ │ +$_SDFF_NN1_, 372
│ │ │ │ │ +$_SDFF_NP0_, 373
│ │ │ │ │ +$_SDFF_NP1_, 373
│ │ │ │ │ +$_SDFF_PN0_, 374
│ │ │ │ │ +$_SDFF_PN1_, 374
│ │ │ │ │ +$_SDFF_PP0_, 374
│ │ │ │ │ +$_SDFF_PP1_, 375
│ │ │ │ │ +$_DLATCHSR_NNN_, 377
│ │ │ │ │ +$_DLATCHSR_NNP_, 377
│ │ │ │ │ +$_DLATCHSR_NPN_, 378
│ │ │ │ │ +$_DLATCHSR_NPP_, 378
│ │ │ │ │ +$_DLATCHSR_PNN_, 379
│ │ │ │ │ +$_DLATCHSR_PNP_, 379
│ │ │ │ │ +$_DLATCHSR_PPN_, 380
│ │ │ │ │ +$_DLATCHSR_PPP_, 380
│ │ │ │ │ +$_DLATCH_NN0_, 381
│ │ │ │ │ +$_DLATCH_NN1_, 381
│ │ │ │ │ +$_DLATCH_NP0_, 382
│ │ │ │ │ +$_DLATCH_NP1_, 382
│ │ │ │ │ +$_DLATCH_N_, 383
│ │ │ │ │ +$_DLATCH_PN0_, 383
│ │ │ │ │ +$_DLATCH_PN1_, 384
│ │ │ │ │ +$_DLATCH_PP0_, 384
│ │ │ │ │ +$_DLATCH_PP1_, 384
│ │ │ │ │ +$_DLATCH_P_, 385
│ │ │ │ │ +$_SR_NN_, 385
│ │ │ │ │ +$_SR_NP_, 386
│ │ │ │ │ +$_SR_PN_, 386
│ │ │ │ │ +$_SR_PP_, 387
│ │ │ │ │ +$specify2, 294
│ │ │ │ │ +$specify3, 295
│ │ │ │ │ +$specrule, 299
│ │ │ │ │ +$buf, 234
│ │ │ │ │ +$logic_not, 234
│ │ │ │ │ +$neg, 235
│ │ │ │ │ +$not, 235
│ │ │ │ │ +$pos, 236
│ │ │ │ │ +$reduce_and, 236
│ │ │ │ │ +$reduce_bool, 237
│ │ │ │ │ Internal cell reference
│ │ │ │ │
│ │ │ │ │ -$reduce_or, 235
│ │ │ │ │ -$reduce_xnor, 236
│ │ │ │ │ -$reduce_xor, 236
│ │ │ │ │ -$concat, 307
│ │ │ │ │ -$slice, 308
│ │ │ │ │ +$reduce_or, 237
│ │ │ │ │ +$reduce_xnor, 238
│ │ │ │ │ +$reduce_xor, 238
│ │ │ │ │ +$concat, 309
│ │ │ │ │ +$slice, 310
│ │ │ │ │
│ │ │ │ │ 615
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ 616
│ │ │ │ │
│ │ │ │ │ Internal cell reference
│ │ │ │ │
│ │ │ │ │ - TAG INDEX
│ │ │ │ │ + PROPERTY INDEX
│ │ │ │ │
│ │ │ │ │ -abc (cmd/abc), 389
│ │ │ │ │ -abc9 (cmd/abc9 ), 392
│ │ │ │ │ -abc9_exe (cmd/abc9_exe), 395
│ │ │ │ │ -abc9_ops (cmd/abc9_ops), 397
│ │ │ │ │ -abc_new (cmd/abc_new), 399
│ │ │ │ │ -abstract (cmd/abstract), 400
│ │ │ │ │ -add (cmd/add), 401
│ │ │ │ │ -aigmap (cmd/aigmap), 402
│ │ │ │ │ -alumacc (cmd/alumacc), 402
│ │ │ │ │ -anlogic_eqn (cmd/anlogic_eqn), 402
│ │ │ │ │ -anlogic_fixcarry (cmd/anlogic_fixcarry), 403
│ │ │ │ │ -assertpmux (cmd/assertpmux), 403
│ │ │ │ │ -async2sync (cmd/async2sync), 403
│ │ │ │ │ -attrmap (cmd/attrmap), 403
│ │ │ │ │ -attrmvcp (cmd/attrmvcp), 404
│ │ │ │ │ -autoname (cmd/autoname), 405
│ │ │ │ │ -blackbox (cmd/blackbox), 405
│ │ │ │ │ -bmuxmap (cmd/bmuxmap), 405
│ │ │ │ │ -booth (cmd/booth), 405
│ │ │ │ │ -box_derive (cmd/box_derive), 406
│ │ │ │ │ -bufnorm (cmd/bufnorm), 406
│ │ │ │ │ -bugpoint (cmd/bugpoint), 408
│ │ │ │ │ -bwmuxmap (cmd/bwmuxmap), 409
│ │ │ │ │ -cd (cmd/cd), 409
│ │ │ │ │ -cellmatch (cmd/cellmatch), 410
│ │ │ │ │ -check (cmd/check), 410
│ │ │ │ │ -chformal (cmd/chformal), 411
│ │ │ │ │ -chparam (cmd/chparam), 412
│ │ │ │ │ -chtype (cmd/chtype), 412
│ │ │ │ │ -clean (cmd/clean), 412
│ │ │ │ │ -clean_zerowidth (cmd/clean_zerowidth), 413
│ │ │ │ │ -clk2fflogic (cmd/clk2fflogic), 413
│ │ │ │ │ -clkbufmap (cmd/clkbufmap), 413
│ │ │ │ │ -clockgate (cmd/clockgate), 414
│ │ │ │ │ -connect (cmd/connect), 415
│ │ │ │ │ -connect_rpc (cmd/connect_rpc), 415
│ │ │ │ │ -connwrappers (cmd/connwrappers), 416
│ │ │ │ │ -coolrunner2_fixup (cmd/coolrunner2_fixup), 417
│ │ │ │ │ -coolrunner2_sop (cmd/coolrunner2_sop), 417
│ │ │ │ │ -copy (cmd/copy), 417
│ │ │ │ │ -cover (cmd/cover), 417
│ │ │ │ │ -cutpoint (cmd/cutpoint), 418
│ │ │ │ │ -
│ │ │ │ │ -debug (cmd/debug), 418
│ │ │ │ │ -delete (cmd/delete), 419
│ │ │ │ │ -deminout (cmd/deminout), 419
│ │ │ │ │ -demuxmap (cmd/demuxmap), 419
│ │ │ │ │ -design (cmd/design), 419
│ │ │ │ │ -dffinit (cmd/dffinit), 421
│ │ │ │ │ -dfflegalize (cmd/dfflegalize), 421
│ │ │ │ │ -dfflibmap (cmd/dfflibmap), 422
│ │ │ │ │ -dffunmap (cmd/dffunmap), 423
│ │ │ │ │ -dft_tag (cmd/dft_tag), 423
│ │ │ │ │ -dump (cmd/dump), 424
│ │ │ │ │ -echo (cmd/echo), 424
│ │ │ │ │ -edgetypes (cmd/edgetypes), 424
│ │ │ │ │ -efinix_fixcarry (cmd/efinix_fixcarry), 425
│ │ │ │ │ -equiv_add (cmd/equiv_add), 425
│ │ │ │ │ -equiv_induct (cmd/equiv_induct), 425
│ │ │ │ │ -equiv_make (cmd/equiv_make), 426
│ │ │ │ │ -equiv_mark (cmd/equiv_mark), 426
│ │ │ │ │ -equiv_miter (cmd/equiv_miter), 426
│ │ │ │ │ -equiv_opt (cmd/equiv_opt), 427
│ │ │ │ │ -equiv_purge (cmd/equiv_purge), 428
│ │ │ │ │ -equiv_remove (cmd/equiv_remove), 428
│ │ │ │ │ -equiv_simple (cmd/equiv_simple), 429
│ │ │ │ │ -equiv_status (cmd/equiv_status), 429
│ │ │ │ │ -equiv_struct (cmd/equiv_struct), 429
│ │ │ │ │ -eval (cmd/eval), 430
│ │ │ │ │ -example_dt (cmd/example_dt), 430
│ │ │ │ │ -exec (cmd/exec), 431
│ │ │ │ │ -expose (cmd/expose), 431
│ │ │ │ │ -extract (cmd/extract), 432
│ │ │ │ │ -extract_counter (cmd/extract_counter), 434
│ │ │ │ │ -extract_fa (cmd/extract_fa), 434
│ │ │ │ │ -extract_reduce (cmd/extract_reduce), 435
│ │ │ │ │ -extractinv (cmd/extractinv), 435
│ │ │ │ │ -flatten (cmd/flatten), 435
│ │ │ │ │ -flowmap (cmd/flowmap), 436
│ │ │ │ │ -fmcombine (cmd/fmcombine), 437
│ │ │ │ │ -fminit (cmd/fminit), 438
│ │ │ │ │ -formalff (cmd/formalff ), 438
│ │ │ │ │ -freduce (cmd/freduce), 439
│ │ │ │ │ -fsm (cmd/fsm), 440
│ │ │ │ │ -fsm_detect (cmd/fsm_detect), 440
│ │ │ │ │ +is_
│ │ │ │ │ +is_evaluable, 388
│ │ │ │ │ +$alu, 287
│ │ │ │ │ +$fa, 288
│ │ │ │ │ +$lcu, 289
│ │ │ │ │ +$macc, 290
│ │ │ │ │ +$add, 240
│ │ │ │ │ +$and, 241
│ │ │ │ │ +$bweqx, 242
│ │ │ │ │ +$div, 242
│ │ │ │ │ +$divfloor, 243
│ │ │ │ │ +$eq, 244
│ │ │ │ │ +$eqx, 244
│ │ │ │ │ +$ge, 245
│ │ │ │ │ +$gt, 245
│ │ │ │ │ +$le, 246
│ │ │ │ │ +$logic_and, 247
│ │ │ │ │ +$logic_or, 247
│ │ │ │ │ +$lt, 248
│ │ │ │ │ +$mod, 248
│ │ │ │ │ +$modfloor, 249
│ │ │ │ │ +$mul, 250
│ │ │ │ │ +$ne, 251
│ │ │ │ │ +$nex, 251
│ │ │ │ │ +$or, 252
│ │ │ │ │ +$pow, 252
│ │ │ │ │ +$shift, 253
│ │ │ │ │ +$shiftx, 254
│ │ │ │ │ +$shl, 255
│ │ │ │ │ +$shr, 255
│ │ │ │ │ +$sshl, 256
│ │ │ │ │ +$sshr, 256
│ │ │ │ │ +$sub, 257
│ │ │ │ │ +$xnor, 258
│ │ │ │ │ +$xor, 258
│ │ │ │ │ +$_ANDNOT_, 315
│ │ │ │ │ +$_AOI3_, 316
│ │ │ │ │ +$_AOI4_, 316
│ │ │ │ │ +$_MUX16_, 317
│ │ │ │ │ +$_MUX4_, 318
│ │ │ │ │ +$_MUX8_, 318
│ │ │ │ │ +$_NMUX_, 319
│ │ │ │ │ +
│ │ │ │ │ +$_OAI3_, 319
│ │ │ │ │ +$_OAI4_, 320
│ │ │ │ │ +$_ORNOT_, 321
│ │ │ │ │ +$_AND_, 311
│ │ │ │ │ +$_BUF_, 311
│ │ │ │ │ +$_MUX_, 312
│ │ │ │ │ +$_NAND_, 312
│ │ │ │ │ +$_NOR_, 312
│ │ │ │ │ +$_NOT_, 313
│ │ │ │ │ +$_OR_, 313
│ │ │ │ │ +$_XNOR_, 314
│ │ │ │ │ +$_XOR_, 314
│ │ │ │ │ +$allconst, 300
│ │ │ │ │ +$allseq, 300
│ │ │ │ │ +$anyconst, 300
│ │ │ │ │ +$anyseq, 301
│ │ │ │ │ +$assert, 301
│ │ │ │ │ +$assume, 302
│ │ │ │ │ +$cover, 302
│ │ │ │ │ +$equiv, 303
│ │ │ │ │ +$fair, 303
│ │ │ │ │ +$initstate, 304
│ │ │ │ │ +$live, 304
│ │ │ │ │ +$_TBUF_, 387
│ │ │ │ │ +$lut, 293
│ │ │ │ │ +$sop, 294
│ │ │ │ │ +$bmux, 259
│ │ │ │ │ +$bwmux, 260
│ │ │ │ │ +$demux, 260
│ │ │ │ │ +$mux, 261
│ │ │ │ │ +$pmux, 261
│ │ │ │ │ +$tribuf, 262
│ │ │ │ │ +$specify2, 294
│ │ │ │ │ +$specify3, 295
│ │ │ │ │ +$specrule, 299
│ │ │ │ │ +$buf, 234
│ │ │ │ │ +$logic_not, 234
│ │ │ │ │ +$neg, 235
│ │ │ │ │ +$not, 235
│ │ │ │ │ +$pos, 236
│ │ │ │ │ +$reduce_and, 236
│ │ │ │ │ +$reduce_bool, 237
│ │ │ │ │
│ │ │ │ │ 617
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -fsm_expand (cmd/fsm_expand), 441
│ │ │ │ │ -fsm_export (cmd/fsm_export), 441
│ │ │ │ │ -fsm_extract (cmd/fsm_extract), 442
│ │ │ │ │ -fsm_info (cmd/fsm_info), 442
│ │ │ │ │ -fsm_map (cmd/fsm_map), 442
│ │ │ │ │ -fsm_opt (cmd/fsm_opt), 442
│ │ │ │ │ -fsm_recode (cmd/fsm_recode), 442
│ │ │ │ │ -fst2tb (cmd/fst2tb), 443
│ │ │ │ │ -future (cmd/future), 444
│ │ │ │ │ -gatemate_foldinv (cmd/gatemate_foldinv), 444
│ │ │ │ │ -glift (cmd/glift), 444
│ │ │ │ │ -greenpak4_dffinv (cmd/greenpak4_dffinv), 446
│ │ │ │ │ -help (cmd/help), 446
│ │ │ │ │ -hierarchy (cmd/hierarchy), 446
│ │ │ │ │ -hilomap (cmd/hilomap), 448
│ │ │ │ │ -history (cmd/history), 448
│ │ │ │ │ -ice40_braminit (cmd/ice40_braminit), 448
│ │ │ │ │ -ice40_dsp (cmd/ice40_dsp), 449
│ │ │ │ │ -ice40_opt (cmd/ice40_opt), 449
│ │ │ │ │ -ice40_wrapcarry (cmd/ice40_wrapcarry), 449
│ │ │ │ │ -insbuf (cmd/insbuf ), 450
│ │ │ │ │ -internal_stats (cmd/internal_stats), 450
│ │ │ │ │ -iopadmap (cmd/iopadmap), 450
│ │ │ │ │ -jny (cmd/jny), 451
│ │ │ │ │ -json (cmd/json), 451
│ │ │ │ │ -keep_hierarchy (cmd/keep_hierarchy), 452
│ │ │ │ │ -lattice_gsr (cmd/lattice_gsr), 452
│ │ │ │ │ -license (cmd/license), 453
│ │ │ │ │ -log (cmd/log), 453
│ │ │ │ │ -logger (cmd/logger), 454
│ │ │ │ │ -ls (cmd/ls), 455
│ │ │ │ │ -ltp (cmd/ltp), 455
│ │ │ │ │ -lut2mux (cmd/lut2mux), 455
│ │ │ │ │ -maccmap (cmd/maccmap), 455
│ │ │ │ │ -memory (cmd/memory), 456
│ │ │ │ │ -memory_bmux2rom (cmd/memory_bmux2rom), 456
│ │ │ │ │ -memory_bram (cmd/memory_bram), 456
│ │ │ │ │ -memory_collect (cmd/memory_collect), 458
│ │ │ │ │ -memory_dff (cmd/memory_dff ), 458
│ │ │ │ │ -memory_libmap (cmd/memory_libmap), 459
│ │ │ │ │ -memory_map (cmd/memory_map), 459
│ │ │ │ │ -memory_memx (cmd/memory_memx), 460
│ │ │ │ │ -memory_narrow (cmd/memory_narrow), 460
│ │ │ │ │ -memory_nordff (cmd/memory_nordff ), 460
│ │ │ │ │ -memory_share (cmd/memory_share), 461
│ │ │ │ │ -memory_unpack (cmd/memory_unpack), 461
│ │ │ │ │ -microchip_dffopt (cmd/microchip_dffopt), 461
│ │ │ │ │ -microchip_dsp (cmd/microchip_dsp), 461
│ │ │ │ │ -miter (cmd/miter), 462
│ │ │ │ │ -mutate (cmd/mutate), 463
│ │ │ │ │ -muxcover (cmd/muxcover), 464
│ │ │ │ │ -muxpack (cmd/muxpack), 465
│ │ │ │ │ -nlutmap (cmd/nlutmap), 465
│ │ │ │ │ -nx_carry (cmd/nx_carry), 466
│ │ │ │ │ -618
│ │ │ │ │ +$reduce_or, 237
│ │ │ │ │ +$reduce_xnor, 238
│ │ │ │ │ +$reduce_xor, 238
│ │ │ │ │ +$concat, 309
│ │ │ │ │ +$slice, 310
│ │ │ │ │ +
│ │ │ │ │ +xx-aware, 388
│ │ │ │ │ +$bweqx, 242
│ │ │ │ │ +$eqx, 244
│ │ │ │ │ +$nex, 251
│ │ │ │ │ +x-output, 388
│ │ │ │ │ +$div, 242
│ │ │ │ │ +$mod, 248
│ │ │ │ │ +$shiftx, 254
│ │ │ │ │ +$pmux, 261
│ │ │ │ │
│ │ │ │ │ -onehot (cmd/onehot), 466
│ │ │ │ │ -opt (cmd/opt), 466
│ │ │ │ │ -opt_clean (cmd/opt_clean), 467
│ │ │ │ │ -opt_demorgan (cmd/opt_demorgan), 467
│ │ │ │ │ -opt_dff (cmd/opt_dff ), 467
│ │ │ │ │ -opt_expr (cmd/opt_expr), 468
│ │ │ │ │ -opt_ffinv (cmd/opt_ffinv), 469
│ │ │ │ │ -opt_lut (cmd/opt_lut), 469
│ │ │ │ │ -opt_lut_ins (cmd/opt_lut_ins), 469
│ │ │ │ │ -opt_mem (cmd/opt_mem), 470
│ │ │ │ │ -opt_mem_feedback (cmd/opt_mem_feedback), 470
│ │ │ │ │ -opt_mem_priority (cmd/opt_mem_priority), 470
│ │ │ │ │ -opt_mem_widen (cmd/opt_mem_widen), 470
│ │ │ │ │ -opt_merge (cmd/opt_merge), 470
│ │ │ │ │ -opt_muxtree (cmd/opt_muxtree), 471
│ │ │ │ │ -opt_reduce (cmd/opt_reduce), 471
│ │ │ │ │ -opt_share (cmd/opt_share), 472
│ │ │ │ │ -paramap (cmd/paramap), 472
│ │ │ │ │ -peepopt (cmd/peepopt), 472
│ │ │ │ │ -plugin (cmd/plugin), 473
│ │ │ │ │ -pmux2shiftx (cmd/pmux2shiftx), 473
│ │ │ │ │ -pmuxtree (cmd/pmuxtree), 474
│ │ │ │ │ -portarcs (cmd/portarcs), 474
│ │ │ │ │ -portlist (cmd/portlist), 475
│ │ │ │ │ -prep (cmd/prep), 475
│ │ │ │ │ -printattrs (cmd/printattrs), 476
│ │ │ │ │ -proc (cmd/proc), 476
│ │ │ │ │ -proc_arst (cmd/proc_arst), 477
│ │ │ │ │ -proc_clean (cmd/proc_clean), 478
│ │ │ │ │ -proc_dff (cmd/proc_dff ), 478
│ │ │ │ │ -proc_dlatch (cmd/proc_dlatch), 478
│ │ │ │ │ -proc_init (cmd/proc_init), 478
│ │ │ │ │ -proc_memwr (cmd/proc_memwr), 478
│ │ │ │ │ -proc_mux (cmd/proc_mux), 479
│ │ │ │ │ -proc_prune (cmd/proc_prune), 479
│ │ │ │ │ -proc_rmdead (cmd/proc_rmdead), 479
│ │ │ │ │ -proc_rom (cmd/proc_rom), 479
│ │ │ │ │ -qbfsat (cmd/qbfsat), 479
│ │ │ │ │ -ql_bram_merge (cmd/ql_bram_merge), 481
│ │ │ │ │ -ql_bram_types (cmd/ql_bram_types), 481
│ │ │ │ │ -ql_dsp_io_regs (cmd/ql_dsp_io_regs), 481
│ │ │ │ │ -ql_dsp_macc (cmd/ql_dsp_macc), 482
│ │ │ │ │ -ql_dsp_simd (cmd/ql_dsp_simd), 482
│ │ │ │ │ -ql_ioff (cmd/ql_ioff ), 482
│ │ │ │ │ -read (cmd/read), 482
│ │ │ │ │ -read_aiger (cmd/read_aiger), 483
│ │ │ │ │ -read_blif (cmd/read_blif ), 484
│ │ │ │ │ -read_json (cmd/read_json), 484
│ │ │ │ │ -read_liberty (cmd/read_liberty), 484
│ │ │ │ │ -read_rtlil (cmd/read_rtlil), 485
│ │ │ │ │ -read_verilog (cmd/read_verilog), 485
│ │ │ │ │ -read_xaiger2 (cmd/read_xaiger2 ), 489
│ │ │ │ │ -recover_names (cmd/recover_names), 489
│ │ │ │ │ -rename (cmd/rename), 489
│ │ │ │ │ -Tag Index
│ │ │ │ │ +618
│ │ │ │ │
│ │ │ │ │ - YosysHQ Yosys, Version 0.51
│ │ │ │ │ +Property Index
│ │ │ │ │
│ │ │ │ │ -rmports (cmd/rmports), 491
│ │ │ │ │ -sat (cmd/sat), 491
│ │ │ │ │ -scatter (cmd/scatter), 494
│ │ │ │ │ -scc (cmd/scc), 494
│ │ │ │ │ -scratchpad (cmd/scratchpad), 495
│ │ │ │ │ -script (cmd/script), 496
│ │ │ │ │ -select (cmd/select), 496
│ │ │ │ │ -setattr (cmd/setattr), 501
│ │ │ │ │ -setenv (cmd/setenv), 501
│ │ │ │ │ -setparam (cmd/setparam), 501
│ │ │ │ │ -setundef (cmd/setundef ), 501
│ │ │ │ │ -share (cmd/share), 502
│ │ │ │ │ -shell (cmd/shell), 503
│ │ │ │ │ -show (cmd/show), 504
│ │ │ │ │ -shregmap (cmd/shregmap), 505
│ │ │ │ │ -sim (cmd/sim), 506
│ │ │ │ │ -simplemap (cmd/simplemap), 509
│ │ │ │ │ -splice (cmd/splice), 509
│ │ │ │ │ -splitcells (cmd/splitcells), 510
│ │ │ │ │ -splitnets (cmd/splitnets), 510
│ │ │ │ │ -sta (cmd/sta), 511
│ │ │ │ │ -stat (cmd/stat), 511
│ │ │ │ │ -submod (cmd/submod), 511
│ │ │ │ │ -supercover (cmd/supercover), 512
│ │ │ │ │ -synth (cmd/synth), 512
│ │ │ │ │ -synth_achronix (cmd/synth_achronix), 514
│ │ │ │ │ -synth_anlogic (cmd/synth_anlogic), 516
│ │ │ │ │ -synth_coolrunner2 (cmd/synth_coolrunner2 ), 518
│ │ │ │ │ -synth_easic (cmd/synth_easic), 519
│ │ │ │ │ -synth_ecp5 (cmd/synth_ecp5 ), 521
│ │ │ │ │ -synth_efinix (cmd/synth_efinix), 524
│ │ │ │ │ -synth_fabulous (cmd/synth_fabulous), 526
│ │ │ │ │ -synth_gatemate (cmd/synth_gatemate), 529
│ │ │ │ │ -synth_gowin (cmd/synth_gowin), 532
│ │ │ │ │ -synth_greenpak4 (cmd/synth_greenpak4 ), 534
│ │ │ │ │ -synth_ice40 (cmd/synth_ice40 ), 536
│ │ │ │ │ -synth_intel (cmd/synth_intel), 540
│ │ │ │ │ -synth_intel_alm (cmd/synth_intel_alm), 542
│ │ │ │ │ -synth_lattice (cmd/synth_lattice), 545
│ │ │ │ │ -synth_microchip (cmd/synth_microchip), 548
│ │ │ │ │ -synth_nanoxplore (cmd/synth_nanoxplore), 551
│ │ │ │ │ -synth_nexus (cmd/synth_nexus), 554
│ │ │ │ │ -synth_quicklogic (cmd/synth_quicklogic), 557
│ │ │ │ │ -synth_sf2 (cmd/synth_sf2 ), 560
│ │ │ │ │ -synth_xilinx (cmd/synth_xilinx), 562
│ │ │ │ │ -synthprop (cmd/synthprop), 566
│ │ │ │ │ -tcl (cmd/tcl), 567
│ │ │ │ │ -techmap (cmd/techmap), 567
│ │ │ │ │ -tee (cmd/tee), 570
│ │ │ │ │ -test_abcloop (cmd/test_abcloop), 571
│ │ │ │ │ -test_autotb (cmd/test_autotb), 571
│ │ │ │ │ -test_cell (cmd/test_cell), 572
│ │ │ │ │ -test_generic (cmd/test_generic), 573
│ │ │ │ │ -test_pmgen (cmd/test_pmgen), 573
│ │ │ │ │ -Tag Index
│ │ │ │ │ + COMMAND REFERENCE
│ │ │ │ │
│ │ │ │ │ -torder (cmd/torder), 574
│ │ │ │ │ -trace (cmd/trace), 574
│ │ │ │ │ -tribuf (cmd/tribuf ), 574
│ │ │ │ │ -uniquify (cmd/uniquify), 575
│ │ │ │ │ -verific (cmd/verific), 575
│ │ │ │ │ -verilog_defaults (cmd/verilog_defaults), 577
│ │ │ │ │ -verilog_defines (cmd/verilog_defines), 578
│ │ │ │ │ -viz (cmd/viz), 578
│ │ │ │ │ -wbflip (cmd/wbflip), 579
│ │ │ │ │ -wrapcell (cmd/wrapcell), 580
│ │ │ │ │ -wreduce (cmd/wreduce), 580
│ │ │ │ │ -write_aiger (cmd/write_aiger), 581
│ │ │ │ │ -write_aiger2 (cmd/write_aiger2 ), 581
│ │ │ │ │ -write_blif (cmd/write_blif ), 582
│ │ │ │ │ -write_btor (cmd/write_btor), 583
│ │ │ │ │ -write_cxxrtl (cmd/write_cxxrtl), 584
│ │ │ │ │ -write_edif (cmd/write_edif ), 588
│ │ │ │ │ -write_file (cmd/write_file), 589
│ │ │ │ │ -write_firrtl (cmd/write_firrtl), 590
│ │ │ │ │ -write_functional_cxx
│ │ │ │ │ -(cmd/write_functional_cxx), 590
│ │ │ │ │ -write_functional_rosette
│ │ │ │ │ -(cmd/write_functional_rosette), 590
│ │ │ │ │ -write_functional_smt2
│ │ │ │ │ -(cmd/write_functional_smt2 ), 590
│ │ │ │ │ -write_intersynth (cmd/write_intersynth), 590
│ │ │ │ │ -write_jny (cmd/write_jny), 591
│ │ │ │ │ -write_json (cmd/write_json), 591
│ │ │ │ │ -write_rtlil (cmd/write_rtlil), 596
│ │ │ │ │ -write_simplec (cmd/write_simplec), 597
│ │ │ │ │ -write_smt2 (cmd/write_smt2 ), 597
│ │ │ │ │ -write_smv (cmd/write_smv), 600
│ │ │ │ │ -write_spice (cmd/write_spice), 600
│ │ │ │ │ -write_table (cmd/write_table), 601
│ │ │ │ │ -write_verilog (cmd/write_verilog), 601
│ │ │ │ │ -write_xaiger (cmd/write_xaiger), 603
│ │ │ │ │ -write_xaiger2 (cmd/write_xaiger2 ), 604
│ │ │ │ │ -xilinx_dffopt (cmd/xilinx_dffopt), 604
│ │ │ │ │ -xilinx_dsp (cmd/xilinx_dsp), 604
│ │ │ │ │ -xilinx_srl (cmd/xilinx_srl), 605
│ │ │ │ │ -xprop (cmd/xprop), 606
│ │ │ │ │ -zinit (cmd/zinit), 607
│ │ │ │ │ +Command
│ │ │ │ │ +abc, 391
│ │ │ │ │ +abc9, 394
│ │ │ │ │ +abc9_exe, 397
│ │ │ │ │ +abc9_ops, 399
│ │ │ │ │ +abc_new, 401
│ │ │ │ │ +abstract, 402
│ │ │ │ │ +add, 403
│ │ │ │ │ +aigmap, 404
│ │ │ │ │ +alumacc, 404
│ │ │ │ │ +anlogic_eqn, 404
│ │ │ │ │ +anlogic_fixcarry, 405
│ │ │ │ │ +assertpmux, 405
│ │ │ │ │ +async2sync, 405
│ │ │ │ │ +attrmap, 405
│ │ │ │ │ +attrmvcp, 406
│ │ │ │ │ +autoname, 407
│ │ │ │ │ +blackbox, 407
│ │ │ │ │ +bmuxmap, 407
│ │ │ │ │ +booth, 407
│ │ │ │ │ +box_derive, 408
│ │ │ │ │ +bufnorm, 408
│ │ │ │ │ +bugpoint, 410
│ │ │ │ │ +bwmuxmap, 411
│ │ │ │ │ +cd, 411
│ │ │ │ │ +cellmatch, 412
│ │ │ │ │ +check, 412
│ │ │ │ │ +chformal, 413
│ │ │ │ │ +chparam, 414
│ │ │ │ │ +chtype, 414
│ │ │ │ │ +clean, 414
│ │ │ │ │ +clean_zerowidth, 415
│ │ │ │ │ +clk2fflogic, 415
│ │ │ │ │ +clkbufmap, 415
│ │ │ │ │ +clockgate, 416
│ │ │ │ │ +connect, 417
│ │ │ │ │ +connect_rpc, 417
│ │ │ │ │ +connwrappers, 418
│ │ │ │ │ +coolrunner2_fixup, 419
│ │ │ │ │ +coolrunner2_sop, 419
│ │ │ │ │ +copy, 419
│ │ │ │ │ +cover, 419
│ │ │ │ │ +
│ │ │ │ │ +cutpoint, 420
│ │ │ │ │ +debug, 420
│ │ │ │ │ +delete, 421
│ │ │ │ │ +deminout, 421
│ │ │ │ │ +demuxmap, 421
│ │ │ │ │ +design, 421
│ │ │ │ │ +dffinit, 423
│ │ │ │ │ +dfflegalize, 423
│ │ │ │ │ +dfflibmap, 424
│ │ │ │ │ +dffunmap, 425
│ │ │ │ │ +dft_tag, 425
│ │ │ │ │ +dump, 426
│ │ │ │ │ +echo, 426
│ │ │ │ │ +edgetypes, 426
│ │ │ │ │ +efinix_fixcarry, 427
│ │ │ │ │ +equiv_add, 427
│ │ │ │ │ +equiv_induct, 427
│ │ │ │ │ +equiv_make, 428
│ │ │ │ │ +equiv_mark, 428
│ │ │ │ │ +equiv_miter, 428
│ │ │ │ │ +equiv_opt, 429
│ │ │ │ │ +equiv_purge, 430
│ │ │ │ │ +equiv_remove, 430
│ │ │ │ │ +equiv_simple, 431
│ │ │ │ │ +equiv_status, 431
│ │ │ │ │ +equiv_struct, 431
│ │ │ │ │ +eval, 432
│ │ │ │ │ +example_dt, 432
│ │ │ │ │ +exec, 433
│ │ │ │ │ +expose, 433
│ │ │ │ │ +extract, 434
│ │ │ │ │ +extract_counter, 436
│ │ │ │ │ +extract_fa, 436
│ │ │ │ │ +extract_reduce, 437
│ │ │ │ │ +extractinv, 437
│ │ │ │ │ +flatten, 437
│ │ │ │ │ +flowmap, 438
│ │ │ │ │ +fmcombine, 439
│ │ │ │ │ +fminit, 440
│ │ │ │ │ +formalff, 440
│ │ │ │ │ +freduce, 441
│ │ │ │ │ +fsm, 442
│ │ │ │ │
│ │ │ │ │ 619
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ +fsm_detect, 442
│ │ │ │ │ +fsm_expand, 443
│ │ │ │ │ +fsm_export, 443
│ │ │ │ │ +fsm_extract, 444
│ │ │ │ │ +fsm_info, 444
│ │ │ │ │ +fsm_map, 444
│ │ │ │ │ +fsm_opt, 444
│ │ │ │ │ +fsm_recode, 444
│ │ │ │ │ +fst2tb, 445
│ │ │ │ │ +future, 446
│ │ │ │ │ +gatemate_foldinv, 446
│ │ │ │ │ +glift, 446
│ │ │ │ │ +greenpak4_dffinv, 448
│ │ │ │ │ +help, 448
│ │ │ │ │ +hierarchy, 448
│ │ │ │ │ +hilomap, 450
│ │ │ │ │ +history, 450
│ │ │ │ │ +ice40_braminit, 450
│ │ │ │ │ +ice40_dsp, 451
│ │ │ │ │ +ice40_opt, 451
│ │ │ │ │ +ice40_wrapcarry, 451
│ │ │ │ │ +insbuf, 452
│ │ │ │ │ +internal_stats, 452
│ │ │ │ │ +iopadmap, 452
│ │ │ │ │ +jny, 453
│ │ │ │ │ +json, 453
│ │ │ │ │ +keep_hierarchy, 454
│ │ │ │ │ +lattice_gsr, 454
│ │ │ │ │ +license, 455
│ │ │ │ │ +log, 455
│ │ │ │ │ +logger, 456
│ │ │ │ │ +ls, 457
│ │ │ │ │ +ltp, 457
│ │ │ │ │ +lut2mux, 457
│ │ │ │ │ +maccmap, 457
│ │ │ │ │ +memory, 458
│ │ │ │ │ +memory_bmux2rom, 458
│ │ │ │ │ +memory_bram, 458
│ │ │ │ │ +memory_collect, 460
│ │ │ │ │ +memory_dff, 460
│ │ │ │ │ +memory_libmap, 461
│ │ │ │ │ +memory_map, 461
│ │ │ │ │ +memory_memx, 462
│ │ │ │ │ +memory_narrow, 462
│ │ │ │ │ +memory_nordff, 462
│ │ │ │ │ +memory_share, 463
│ │ │ │ │ +memory_unpack, 463
│ │ │ │ │ +microchip_dffopt, 463
│ │ │ │ │ +microchip_dsp, 463
│ │ │ │ │ +miter, 464
│ │ │ │ │ +mutate, 465
│ │ │ │ │ +muxcover, 466
│ │ │ │ │ +muxpack, 467
│ │ │ │ │ +nlutmap, 467
│ │ │ │ │ 620
│ │ │ │ │
│ │ │ │ │ -Tag Index
│ │ │ │ │ +nx_carry, 468
│ │ │ │ │ +onehot, 468
│ │ │ │ │ +opt, 468
│ │ │ │ │ +opt_clean, 469
│ │ │ │ │ +opt_demorgan, 469
│ │ │ │ │ +opt_dff, 469
│ │ │ │ │ +opt_expr, 470
│ │ │ │ │ +opt_ffinv, 471
│ │ │ │ │ +opt_lut, 471
│ │ │ │ │ +opt_lut_ins, 471
│ │ │ │ │ +opt_mem, 472
│ │ │ │ │ +opt_mem_feedback, 472
│ │ │ │ │ +opt_mem_priority, 472
│ │ │ │ │ +opt_mem_widen, 472
│ │ │ │ │ +opt_merge, 472
│ │ │ │ │ +opt_muxtree, 473
│ │ │ │ │ +opt_reduce, 473
│ │ │ │ │ +opt_share, 474
│ │ │ │ │ +paramap, 474
│ │ │ │ │ +peepopt, 474
│ │ │ │ │ +plugin, 475
│ │ │ │ │ +pmux2shiftx, 475
│ │ │ │ │ +pmuxtree, 476
│ │ │ │ │ +portarcs, 476
│ │ │ │ │ +portlist, 477
│ │ │ │ │ +prep, 477
│ │ │ │ │ +printattrs, 478
│ │ │ │ │ +proc, 478
│ │ │ │ │ +proc_arst, 479
│ │ │ │ │ +proc_clean, 480
│ │ │ │ │ +proc_dff, 480
│ │ │ │ │ +proc_dlatch, 480
│ │ │ │ │ +proc_init, 480
│ │ │ │ │ +proc_memwr, 480
│ │ │ │ │ +proc_mux, 481
│ │ │ │ │ +proc_prune, 481
│ │ │ │ │ +proc_rmdead, 481
│ │ │ │ │ +proc_rom, 481
│ │ │ │ │ +qbfsat, 481
│ │ │ │ │ +ql_bram_merge, 483
│ │ │ │ │ +ql_bram_types, 483
│ │ │ │ │ +ql_dsp_io_regs, 483
│ │ │ │ │ +ql_dsp_macc, 484
│ │ │ │ │ +ql_dsp_simd, 484
│ │ │ │ │ +ql_ioff, 484
│ │ │ │ │ +read, 484
│ │ │ │ │ +read_aiger, 485
│ │ │ │ │ +read_blif, 486
│ │ │ │ │ +read_json, 486
│ │ │ │ │ +read_liberty, 486
│ │ │ │ │ +read_rtlil, 487
│ │ │ │ │ +read_verilog, 487
│ │ │ │ │ +read_xaiger2, 491
│ │ │ │ │ +recover_names, 491
│ │ │ │ │ +Command Reference
│ │ │ │ │
│ │ │ │ │ - COMMAND REFERENCE
│ │ │ │ │ + YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -Command
│ │ │ │ │ -abc, 389
│ │ │ │ │ -abc9, 392
│ │ │ │ │ -abc9_exe, 395
│ │ │ │ │ -abc9_ops, 397
│ │ │ │ │ -abc_new, 399
│ │ │ │ │ -abstract, 400
│ │ │ │ │ -add, 401
│ │ │ │ │ -aigmap, 402
│ │ │ │ │ -alumacc, 402
│ │ │ │ │ -anlogic_eqn, 402
│ │ │ │ │ -anlogic_fixcarry, 403
│ │ │ │ │ -assertpmux, 403
│ │ │ │ │ -async2sync, 403
│ │ │ │ │ -attrmap, 403
│ │ │ │ │ -attrmvcp, 404
│ │ │ │ │ -autoname, 405
│ │ │ │ │ -blackbox, 405
│ │ │ │ │ -bmuxmap, 405
│ │ │ │ │ -booth, 405
│ │ │ │ │ -box_derive, 406
│ │ │ │ │ -bufnorm, 406
│ │ │ │ │ -bugpoint, 408
│ │ │ │ │ -bwmuxmap, 409
│ │ │ │ │ -cd, 409
│ │ │ │ │ -cellmatch, 410
│ │ │ │ │ -check, 410
│ │ │ │ │ -chformal, 411
│ │ │ │ │ -chparam, 412
│ │ │ │ │ -chtype, 412
│ │ │ │ │ -clean, 412
│ │ │ │ │ -clean_zerowidth, 413
│ │ │ │ │ -clk2fflogic, 413
│ │ │ │ │ -clkbufmap, 413
│ │ │ │ │ -clockgate, 414
│ │ │ │ │ -connect, 415
│ │ │ │ │ -connect_rpc, 415
│ │ │ │ │ -connwrappers, 416
│ │ │ │ │ -coolrunner2_fixup, 417
│ │ │ │ │ -coolrunner2_sop, 417
│ │ │ │ │ -copy, 417
│ │ │ │ │ -cover, 417
│ │ │ │ │ -
│ │ │ │ │ -cutpoint, 418
│ │ │ │ │ -debug, 418
│ │ │ │ │ -delete, 419
│ │ │ │ │ -deminout, 419
│ │ │ │ │ -demuxmap, 419
│ │ │ │ │ -design, 419
│ │ │ │ │ -dffinit, 421
│ │ │ │ │ -dfflegalize, 421
│ │ │ │ │ -dfflibmap, 422
│ │ │ │ │ -dffunmap, 423
│ │ │ │ │ -dft_tag, 423
│ │ │ │ │ -dump, 424
│ │ │ │ │ -echo, 424
│ │ │ │ │ -edgetypes, 424
│ │ │ │ │ -efinix_fixcarry, 425
│ │ │ │ │ -equiv_add, 425
│ │ │ │ │ -equiv_induct, 425
│ │ │ │ │ -equiv_make, 426
│ │ │ │ │ -equiv_mark, 426
│ │ │ │ │ -equiv_miter, 426
│ │ │ │ │ -equiv_opt, 427
│ │ │ │ │ -equiv_purge, 428
│ │ │ │ │ -equiv_remove, 428
│ │ │ │ │ -equiv_simple, 429
│ │ │ │ │ -equiv_status, 429
│ │ │ │ │ -equiv_struct, 429
│ │ │ │ │ -eval, 430
│ │ │ │ │ -example_dt, 430
│ │ │ │ │ -exec, 431
│ │ │ │ │ -expose, 431
│ │ │ │ │ -extract, 432
│ │ │ │ │ -extract_counter, 434
│ │ │ │ │ -extract_fa, 434
│ │ │ │ │ -extract_reduce, 435
│ │ │ │ │ -extractinv, 435
│ │ │ │ │ -flatten, 435
│ │ │ │ │ -flowmap, 436
│ │ │ │ │ -fmcombine, 437
│ │ │ │ │ -fminit, 438
│ │ │ │ │ -formalff, 438
│ │ │ │ │ -freduce, 439
│ │ │ │ │ -fsm, 440
│ │ │ │ │ +rename, 491
│ │ │ │ │ +rmports, 493
│ │ │ │ │ +sat, 493
│ │ │ │ │ +scatter, 496
│ │ │ │ │ +scc, 496
│ │ │ │ │ +scratchpad, 497
│ │ │ │ │ +script, 498
│ │ │ │ │ +select, 498
│ │ │ │ │ +setattr, 503
│ │ │ │ │ +setenv, 503
│ │ │ │ │ +setparam, 503
│ │ │ │ │ +setundef, 503
│ │ │ │ │ +share, 504
│ │ │ │ │ +shell, 505
│ │ │ │ │ +show, 506
│ │ │ │ │ +shregmap, 507
│ │ │ │ │ +sim, 508
│ │ │ │ │ +simplemap, 511
│ │ │ │ │ +splice, 511
│ │ │ │ │ +splitcells, 512
│ │ │ │ │ +splitnets, 512
│ │ │ │ │ +sta, 513
│ │ │ │ │ +stat, 513
│ │ │ │ │ +submod, 513
│ │ │ │ │ +supercover, 514
│ │ │ │ │ +synth, 514
│ │ │ │ │ +synth_achronix, 516
│ │ │ │ │ +synth_anlogic, 518
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│ │ │ │ │ +synth_efinix, 526
│ │ │ │ │ +synth_fabulous, 528
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│ │ │ │ │ +synth_gowin, 534
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│ │ │ │ │ +synth_ice40, 538
│ │ │ │ │ +synth_intel, 542
│ │ │ │ │ +synth_intel_alm, 544
│ │ │ │ │ +synth_lattice, 547
│ │ │ │ │ +synth_microchip, 550
│ │ │ │ │ +synth_nanoxplore, 553
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│ │ │ │ │ +synth_xilinx, 564
│ │ │ │ │ +synthprop, 568
│ │ │ │ │ +tcl, 569
│ │ │ │ │ +techmap, 569
│ │ │ │ │ +tee, 572
│ │ │ │ │ +test_abcloop, 573
│ │ │ │ │ +test_autotb, 573
│ │ │ │ │ +test_cell, 574
│ │ │ │ │ +test_generic, 575
│ │ │ │ │ +Command Reference
│ │ │ │ │ +
│ │ │ │ │ +test_pmgen, 575
│ │ │ │ │ +torder, 576
│ │ │ │ │ +trace, 576
│ │ │ │ │ +tribuf, 576
│ │ │ │ │ +uniquify, 577
│ │ │ │ │ +verific, 577
│ │ │ │ │ +verilog_defaults, 579
│ │ │ │ │ +verilog_defines, 580
│ │ │ │ │ +viz, 580
│ │ │ │ │ +wbflip, 581
│ │ │ │ │ +wrapcell, 582
│ │ │ │ │ +wreduce, 582
│ │ │ │ │ +write_aiger, 583
│ │ │ │ │ +write_aiger2, 583
│ │ │ │ │ +write_blif, 584
│ │ │ │ │ +write_btor, 585
│ │ │ │ │ +write_cxxrtl, 586
│ │ │ │ │ +write_edif, 590
│ │ │ │ │ +write_file, 591
│ │ │ │ │ +write_firrtl, 592
│ │ │ │ │ +write_functional_cxx, 592
│ │ │ │ │ +write_functional_rosette, 592
│ │ │ │ │ +write_functional_smt2, 592
│ │ │ │ │ +write_intersynth, 592
│ │ │ │ │ +write_jny, 593
│ │ │ │ │ +write_json, 593
│ │ │ │ │ +write_rtlil, 598
│ │ │ │ │ +write_simplec, 599
│ │ │ │ │ +write_smt2, 599
│ │ │ │ │ +write_smv, 602
│ │ │ │ │ +write_spice, 602
│ │ │ │ │ +write_table, 603
│ │ │ │ │ +write_verilog, 603
│ │ │ │ │ +write_xaiger, 605
│ │ │ │ │ +write_xaiger2, 606
│ │ │ │ │ +xilinx_dffopt, 606
│ │ │ │ │ +xilinx_dsp, 606
│ │ │ │ │ +xilinx_srl, 607
│ │ │ │ │ +xprop, 608
│ │ │ │ │ +zinit, 609
│ │ │ │ │
│ │ │ │ │ 621
│ │ │ │ │
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -fsm_detect, 440
│ │ │ │ │ -fsm_expand, 441
│ │ │ │ │ -fsm_export, 441
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│ │ │ │ │ -glift, 444
│ │ │ │ │ -greenpak4_dffinv, 446
│ │ │ │ │ -help, 446
│ │ │ │ │ -hierarchy, 446
│ │ │ │ │ -hilomap, 448
│ │ │ │ │ -history, 448
│ │ │ │ │ -ice40_braminit, 448
│ │ │ │ │ -ice40_dsp, 449
│ │ │ │ │ -ice40_opt, 449
│ │ │ │ │ -ice40_wrapcarry, 449
│ │ │ │ │ -insbuf, 450
│ │ │ │ │ -internal_stats, 450
│ │ │ │ │ -iopadmap, 450
│ │ │ │ │ -jny, 451
│ │ │ │ │ -json, 451
│ │ │ │ │ -keep_hierarchy, 452
│ │ │ │ │ -lattice_gsr, 452
│ │ │ │ │ -license, 453
│ │ │ │ │ -log, 453
│ │ │ │ │ -logger, 454
│ │ │ │ │ -ls, 455
│ │ │ │ │ -ltp, 455
│ │ │ │ │ -lut2mux, 455
│ │ │ │ │ -maccmap, 455
│ │ │ │ │ -memory, 456
│ │ │ │ │ -memory_bmux2rom, 456
│ │ │ │ │ -memory_bram, 456
│ │ │ │ │ -memory_collect, 458
│ │ │ │ │ -memory_dff, 458
│ │ │ │ │ -memory_libmap, 459
│ │ │ │ │ -memory_map, 459
│ │ │ │ │ -memory_memx, 460
│ │ │ │ │ -memory_narrow, 460
│ │ │ │ │ -memory_nordff, 460
│ │ │ │ │ -memory_share, 461
│ │ │ │ │ -memory_unpack, 461
│ │ │ │ │ -microchip_dffopt, 461
│ │ │ │ │ -microchip_dsp, 461
│ │ │ │ │ -miter, 462
│ │ │ │ │ -mutate, 463
│ │ │ │ │ -muxcover, 464
│ │ │ │ │ -muxpack, 465
│ │ │ │ │ -nlutmap, 465
│ │ │ │ │ 622
│ │ │ │ │
│ │ │ │ │ -nx_carry, 466
│ │ │ │ │ -onehot, 466
│ │ │ │ │ -opt, 466
│ │ │ │ │ -opt_clean, 467
│ │ │ │ │ -opt_demorgan, 467
│ │ │ │ │ -opt_dff, 467
│ │ │ │ │ -opt_expr, 468
│ │ │ │ │ -opt_ffinv, 469
│ │ │ │ │ -opt_lut, 469
│ │ │ │ │ -opt_lut_ins, 469
│ │ │ │ │ -opt_mem, 470
│ │ │ │ │ -opt_mem_feedback, 470
│ │ │ │ │ -opt_mem_priority, 470
│ │ │ │ │ -opt_mem_widen, 470
│ │ │ │ │ -opt_merge, 470
│ │ │ │ │ -opt_muxtree, 471
│ │ │ │ │ -opt_reduce, 471
│ │ │ │ │ -opt_share, 472
│ │ │ │ │ -paramap, 472
│ │ │ │ │ -peepopt, 472
│ │ │ │ │ -plugin, 473
│ │ │ │ │ -pmux2shiftx, 473
│ │ │ │ │ -pmuxtree, 474
│ │ │ │ │ -portarcs, 474
│ │ │ │ │ -portlist, 475
│ │ │ │ │ -prep, 475
│ │ │ │ │ -printattrs, 476
│ │ │ │ │ -proc, 476
│ │ │ │ │ -proc_arst, 477
│ │ │ │ │ -proc_clean, 478
│ │ │ │ │ -proc_dff, 478
│ │ │ │ │ -proc_dlatch, 478
│ │ │ │ │ -proc_init, 478
│ │ │ │ │ -proc_memwr, 478
│ │ │ │ │ -proc_mux, 479
│ │ │ │ │ -proc_prune, 479
│ │ │ │ │ -proc_rmdead, 479
│ │ │ │ │ -proc_rom, 479
│ │ │ │ │ -qbfsat, 479
│ │ │ │ │ -ql_bram_merge, 481
│ │ │ │ │ -ql_bram_types, 481
│ │ │ │ │ -ql_dsp_io_regs, 481
│ │ │ │ │ -ql_dsp_macc, 482
│ │ │ │ │ -ql_dsp_simd, 482
│ │ │ │ │ -ql_ioff, 482
│ │ │ │ │ -read, 482
│ │ │ │ │ -read_aiger, 483
│ │ │ │ │ -read_blif, 484
│ │ │ │ │ -read_json, 484
│ │ │ │ │ -read_liberty, 484
│ │ │ │ │ -read_rtlil, 485
│ │ │ │ │ -read_verilog, 485
│ │ │ │ │ -read_xaiger2, 489
│ │ │ │ │ -recover_names, 489
│ │ │ │ │ Command Reference
│ │ │ │ │
│ │ │ │ │ + TAG INDEX
│ │ │ │ │ +
│ │ │ │ │ +abc (cmd/abc), 391
│ │ │ │ │ +abc9 (cmd/abc9 ), 394
│ │ │ │ │ +abc9_exe (cmd/abc9_exe), 397
│ │ │ │ │ +abc9_ops (cmd/abc9_ops), 399
│ │ │ │ │ +abc_new (cmd/abc_new), 401
│ │ │ │ │ +abstract (cmd/abstract), 402
│ │ │ │ │ +add (cmd/add), 403
│ │ │ │ │ +aigmap (cmd/aigmap), 404
│ │ │ │ │ +alumacc (cmd/alumacc), 404
│ │ │ │ │ +anlogic_eqn (cmd/anlogic_eqn), 404
│ │ │ │ │ +anlogic_fixcarry (cmd/anlogic_fixcarry), 405
│ │ │ │ │ +assertpmux (cmd/assertpmux), 405
│ │ │ │ │ +async2sync (cmd/async2sync), 405
│ │ │ │ │ +attrmap (cmd/attrmap), 405
│ │ │ │ │ +attrmvcp (cmd/attrmvcp), 406
│ │ │ │ │ +autoname (cmd/autoname), 407
│ │ │ │ │ +blackbox (cmd/blackbox), 407
│ │ │ │ │ +bmuxmap (cmd/bmuxmap), 407
│ │ │ │ │ +booth (cmd/booth), 407
│ │ │ │ │ +box_derive (cmd/box_derive), 408
│ │ │ │ │ +bufnorm (cmd/bufnorm), 408
│ │ │ │ │ +bugpoint (cmd/bugpoint), 410
│ │ │ │ │ +bwmuxmap (cmd/bwmuxmap), 411
│ │ │ │ │ +cd (cmd/cd), 411
│ │ │ │ │ +cellmatch (cmd/cellmatch), 412
│ │ │ │ │ +check (cmd/check), 412
│ │ │ │ │ +chformal (cmd/chformal), 413
│ │ │ │ │ +chparam (cmd/chparam), 414
│ │ │ │ │ +chtype (cmd/chtype), 414
│ │ │ │ │ +clean (cmd/clean), 414
│ │ │ │ │ +clean_zerowidth (cmd/clean_zerowidth), 415
│ │ │ │ │ +clk2fflogic (cmd/clk2fflogic), 415
│ │ │ │ │ +clkbufmap (cmd/clkbufmap), 415
│ │ │ │ │ +clockgate (cmd/clockgate), 416
│ │ │ │ │ +connect (cmd/connect), 417
│ │ │ │ │ +connect_rpc (cmd/connect_rpc), 417
│ │ │ │ │ +connwrappers (cmd/connwrappers), 418
│ │ │ │ │ +coolrunner2_fixup (cmd/coolrunner2_fixup), 419
│ │ │ │ │ +coolrunner2_sop (cmd/coolrunner2_sop), 419
│ │ │ │ │ +copy (cmd/copy), 419
│ │ │ │ │ +cover (cmd/cover), 419
│ │ │ │ │ +cutpoint (cmd/cutpoint), 420
│ │ │ │ │ +
│ │ │ │ │ +debug (cmd/debug), 420
│ │ │ │ │ +delete (cmd/delete), 421
│ │ │ │ │ +deminout (cmd/deminout), 421
│ │ │ │ │ +demuxmap (cmd/demuxmap), 421
│ │ │ │ │ +design (cmd/design), 421
│ │ │ │ │ +dffinit (cmd/dffinit), 423
│ │ │ │ │ +dfflegalize (cmd/dfflegalize), 423
│ │ │ │ │ +dfflibmap (cmd/dfflibmap), 424
│ │ │ │ │ +dffunmap (cmd/dffunmap), 425
│ │ │ │ │ +dft_tag (cmd/dft_tag), 425
│ │ │ │ │ +dump (cmd/dump), 426
│ │ │ │ │ +echo (cmd/echo), 426
│ │ │ │ │ +edgetypes (cmd/edgetypes), 426
│ │ │ │ │ +efinix_fixcarry (cmd/efinix_fixcarry), 427
│ │ │ │ │ +equiv_add (cmd/equiv_add), 427
│ │ │ │ │ +equiv_induct (cmd/equiv_induct), 427
│ │ │ │ │ +equiv_make (cmd/equiv_make), 428
│ │ │ │ │ +equiv_mark (cmd/equiv_mark), 428
│ │ │ │ │ +equiv_miter (cmd/equiv_miter), 428
│ │ │ │ │ +equiv_opt (cmd/equiv_opt), 429
│ │ │ │ │ +equiv_purge (cmd/equiv_purge), 430
│ │ │ │ │ +equiv_remove (cmd/equiv_remove), 430
│ │ │ │ │ +equiv_simple (cmd/equiv_simple), 431
│ │ │ │ │ +equiv_status (cmd/equiv_status), 431
│ │ │ │ │ +equiv_struct (cmd/equiv_struct), 431
│ │ │ │ │ +eval (cmd/eval), 432
│ │ │ │ │ +example_dt (cmd/example_dt), 432
│ │ │ │ │ +exec (cmd/exec), 433
│ │ │ │ │ +expose (cmd/expose), 433
│ │ │ │ │ +extract (cmd/extract), 434
│ │ │ │ │ +extract_counter (cmd/extract_counter), 436
│ │ │ │ │ +extract_fa (cmd/extract_fa), 436
│ │ │ │ │ +extract_reduce (cmd/extract_reduce), 437
│ │ │ │ │ +extractinv (cmd/extractinv), 437
│ │ │ │ │ +flatten (cmd/flatten), 437
│ │ │ │ │ +flowmap (cmd/flowmap), 438
│ │ │ │ │ +fmcombine (cmd/fmcombine), 439
│ │ │ │ │ +fminit (cmd/fminit), 440
│ │ │ │ │ +formalff (cmd/formalff ), 440
│ │ │ │ │ +freduce (cmd/freduce), 441
│ │ │ │ │ +fsm (cmd/fsm), 442
│ │ │ │ │ +fsm_detect (cmd/fsm_detect), 442
│ │ │ │ │ +
│ │ │ │ │ +623
│ │ │ │ │ +
│ │ │ │ │ YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -rename, 489
│ │ │ │ │ -rmports, 491
│ │ │ │ │ -sat, 491
│ │ │ │ │ -scatter, 494
│ │ │ │ │ -scc, 494
│ │ │ │ │ -scratchpad, 495
│ │ │ │ │ -script, 496
│ │ │ │ │ -select, 496
│ │ │ │ │ -setattr, 501
│ │ │ │ │ -setenv, 501
│ │ │ │ │ -setparam, 501
│ │ │ │ │ -setundef, 501
│ │ │ │ │ -share, 502
│ │ │ │ │ -shell, 503
│ │ │ │ │ -show, 504
│ │ │ │ │ -shregmap, 505
│ │ │ │ │ -sim, 506
│ │ │ │ │ -simplemap, 509
│ │ │ │ │ -splice, 509
│ │ │ │ │ -splitcells, 510
│ │ │ │ │ -splitnets, 510
│ │ │ │ │ -sta, 511
│ │ │ │ │ -stat, 511
│ │ │ │ │ -submod, 511
│ │ │ │ │ -supercover, 512
│ │ │ │ │ -synth, 512
│ │ │ │ │ -synth_achronix, 514
│ │ │ │ │ -synth_anlogic, 516
│ │ │ │ │ -synth_coolrunner2, 518
│ │ │ │ │ -synth_easic, 519
│ │ │ │ │ -synth_ecp5, 521
│ │ │ │ │ -synth_efinix, 524
│ │ │ │ │ -synth_fabulous, 526
│ │ │ │ │ -synth_gatemate, 529
│ │ │ │ │ -synth_gowin, 532
│ │ │ │ │ -synth_greenpak4, 534
│ │ │ │ │ -synth_ice40, 536
│ │ │ │ │ -synth_intel, 540
│ │ │ │ │ -synth_intel_alm, 542
│ │ │ │ │ -synth_lattice, 545
│ │ │ │ │ -synth_microchip, 548
│ │ │ │ │ -synth_nanoxplore, 551
│ │ │ │ │ -synth_nexus, 554
│ │ │ │ │ -synth_quicklogic, 557
│ │ │ │ │ -synth_sf2, 560
│ │ │ │ │ -synth_xilinx, 562
│ │ │ │ │ -synthprop, 566
│ │ │ │ │ -tcl, 567
│ │ │ │ │ -techmap, 567
│ │ │ │ │ -tee, 570
│ │ │ │ │ -test_abcloop, 571
│ │ │ │ │ -test_autotb, 571
│ │ │ │ │ -test_cell, 572
│ │ │ │ │ -test_generic, 573
│ │ │ │ │ -Command Reference
│ │ │ │ │ +fsm_expand (cmd/fsm_expand), 443
│ │ │ │ │ +fsm_export (cmd/fsm_export), 443
│ │ │ │ │ +fsm_extract (cmd/fsm_extract), 444
│ │ │ │ │ +fsm_info (cmd/fsm_info), 444
│ │ │ │ │ +fsm_map (cmd/fsm_map), 444
│ │ │ │ │ +fsm_opt (cmd/fsm_opt), 444
│ │ │ │ │ +fsm_recode (cmd/fsm_recode), 444
│ │ │ │ │ +fst2tb (cmd/fst2tb), 445
│ │ │ │ │ +future (cmd/future), 446
│ │ │ │ │ +gatemate_foldinv (cmd/gatemate_foldinv), 446
│ │ │ │ │ +glift (cmd/glift), 446
│ │ │ │ │ +greenpak4_dffinv (cmd/greenpak4_dffinv), 448
│ │ │ │ │ +help (cmd/help), 448
│ │ │ │ │ +hierarchy (cmd/hierarchy), 448
│ │ │ │ │ +hilomap (cmd/hilomap), 450
│ │ │ │ │ +history (cmd/history), 450
│ │ │ │ │ +ice40_braminit (cmd/ice40_braminit), 450
│ │ │ │ │ +ice40_dsp (cmd/ice40_dsp), 451
│ │ │ │ │ +ice40_opt (cmd/ice40_opt), 451
│ │ │ │ │ +ice40_wrapcarry (cmd/ice40_wrapcarry), 451
│ │ │ │ │ +insbuf (cmd/insbuf ), 452
│ │ │ │ │ +internal_stats (cmd/internal_stats), 452
│ │ │ │ │ +iopadmap (cmd/iopadmap), 452
│ │ │ │ │ +jny (cmd/jny), 453
│ │ │ │ │ +json (cmd/json), 453
│ │ │ │ │ +keep_hierarchy (cmd/keep_hierarchy), 454
│ │ │ │ │ +lattice_gsr (cmd/lattice_gsr), 454
│ │ │ │ │ +license (cmd/license), 455
│ │ │ │ │ +log (cmd/log), 455
│ │ │ │ │ +logger (cmd/logger), 456
│ │ │ │ │ +ls (cmd/ls), 457
│ │ │ │ │ +ltp (cmd/ltp), 457
│ │ │ │ │ +lut2mux (cmd/lut2mux), 457
│ │ │ │ │ +maccmap (cmd/maccmap), 457
│ │ │ │ │ +memory (cmd/memory), 458
│ │ │ │ │ +memory_bmux2rom (cmd/memory_bmux2rom), 458
│ │ │ │ │ +memory_bram (cmd/memory_bram), 458
│ │ │ │ │ +memory_collect (cmd/memory_collect), 460
│ │ │ │ │ +memory_dff (cmd/memory_dff ), 460
│ │ │ │ │ +memory_libmap (cmd/memory_libmap), 461
│ │ │ │ │ +memory_map (cmd/memory_map), 461
│ │ │ │ │ +memory_memx (cmd/memory_memx), 462
│ │ │ │ │ +memory_narrow (cmd/memory_narrow), 462
│ │ │ │ │ +memory_nordff (cmd/memory_nordff ), 462
│ │ │ │ │ +memory_share (cmd/memory_share), 463
│ │ │ │ │ +memory_unpack (cmd/memory_unpack), 463
│ │ │ │ │ +microchip_dffopt (cmd/microchip_dffopt), 463
│ │ │ │ │ +microchip_dsp (cmd/microchip_dsp), 463
│ │ │ │ │ +miter (cmd/miter), 464
│ │ │ │ │ +mutate (cmd/mutate), 465
│ │ │ │ │ +muxcover (cmd/muxcover), 466
│ │ │ │ │ +muxpack (cmd/muxpack), 467
│ │ │ │ │ +nlutmap (cmd/nlutmap), 467
│ │ │ │ │ +nx_carry (cmd/nx_carry), 468
│ │ │ │ │ +624
│ │ │ │ │ +
│ │ │ │ │ +onehot (cmd/onehot), 468
│ │ │ │ │ +opt (cmd/opt), 468
│ │ │ │ │ +opt_clean (cmd/opt_clean), 469
│ │ │ │ │ +opt_demorgan (cmd/opt_demorgan), 469
│ │ │ │ │ +opt_dff (cmd/opt_dff ), 469
│ │ │ │ │ +opt_expr (cmd/opt_expr), 470
│ │ │ │ │ +opt_ffinv (cmd/opt_ffinv), 471
│ │ │ │ │ +opt_lut (cmd/opt_lut), 471
│ │ │ │ │ +opt_lut_ins (cmd/opt_lut_ins), 471
│ │ │ │ │ +opt_mem (cmd/opt_mem), 472
│ │ │ │ │ +opt_mem_feedback (cmd/opt_mem_feedback), 472
│ │ │ │ │ +opt_mem_priority (cmd/opt_mem_priority), 472
│ │ │ │ │ +opt_mem_widen (cmd/opt_mem_widen), 472
│ │ │ │ │ +opt_merge (cmd/opt_merge), 472
│ │ │ │ │ +opt_muxtree (cmd/opt_muxtree), 473
│ │ │ │ │ +opt_reduce (cmd/opt_reduce), 473
│ │ │ │ │ +opt_share (cmd/opt_share), 474
│ │ │ │ │ +paramap (cmd/paramap), 474
│ │ │ │ │ +peepopt (cmd/peepopt), 474
│ │ │ │ │ +plugin (cmd/plugin), 475
│ │ │ │ │ +pmux2shiftx (cmd/pmux2shiftx), 475
│ │ │ │ │ +pmuxtree (cmd/pmuxtree), 476
│ │ │ │ │ +portarcs (cmd/portarcs), 476
│ │ │ │ │ +portlist (cmd/portlist), 477
│ │ │ │ │ +prep (cmd/prep), 477
│ │ │ │ │ +printattrs (cmd/printattrs), 478
│ │ │ │ │ +proc (cmd/proc), 478
│ │ │ │ │ +proc_arst (cmd/proc_arst), 479
│ │ │ │ │ +proc_clean (cmd/proc_clean), 480
│ │ │ │ │ +proc_dff (cmd/proc_dff ), 480
│ │ │ │ │ +proc_dlatch (cmd/proc_dlatch), 480
│ │ │ │ │ +proc_init (cmd/proc_init), 480
│ │ │ │ │ +proc_memwr (cmd/proc_memwr), 480
│ │ │ │ │ +proc_mux (cmd/proc_mux), 481
│ │ │ │ │ +proc_prune (cmd/proc_prune), 481
│ │ │ │ │ +proc_rmdead (cmd/proc_rmdead), 481
│ │ │ │ │ +proc_rom (cmd/proc_rom), 481
│ │ │ │ │ +qbfsat (cmd/qbfsat), 481
│ │ │ │ │ +ql_bram_merge (cmd/ql_bram_merge), 483
│ │ │ │ │ +ql_bram_types (cmd/ql_bram_types), 483
│ │ │ │ │ +ql_dsp_io_regs (cmd/ql_dsp_io_regs), 483
│ │ │ │ │ +ql_dsp_macc (cmd/ql_dsp_macc), 484
│ │ │ │ │ +ql_dsp_simd (cmd/ql_dsp_simd), 484
│ │ │ │ │ +ql_ioff (cmd/ql_ioff ), 484
│ │ │ │ │ +read (cmd/read), 484
│ │ │ │ │ +read_aiger (cmd/read_aiger), 485
│ │ │ │ │ +read_blif (cmd/read_blif ), 486
│ │ │ │ │ +read_json (cmd/read_json), 486
│ │ │ │ │ +read_liberty (cmd/read_liberty), 486
│ │ │ │ │ +read_rtlil (cmd/read_rtlil), 487
│ │ │ │ │ +read_verilog (cmd/read_verilog), 487
│ │ │ │ │ +read_xaiger2 (cmd/read_xaiger2 ), 491
│ │ │ │ │ +recover_names (cmd/recover_names), 491
│ │ │ │ │ +rename (cmd/rename), 491
│ │ │ │ │ +Tag Index
│ │ │ │ │
│ │ │ │ │ -test_pmgen, 573
│ │ │ │ │ -torder, 574
│ │ │ │ │ -trace, 574
│ │ │ │ │ -tribuf, 574
│ │ │ │ │ -uniquify, 575
│ │ │ │ │ -verific, 575
│ │ │ │ │ -verilog_defaults, 577
│ │ │ │ │ -verilog_defines, 578
│ │ │ │ │ -viz, 578
│ │ │ │ │ -wbflip, 579
│ │ │ │ │ -wrapcell, 580
│ │ │ │ │ -wreduce, 580
│ │ │ │ │ -write_aiger, 581
│ │ │ │ │ -write_aiger2, 581
│ │ │ │ │ -write_blif, 582
│ │ │ │ │ -write_btor, 583
│ │ │ │ │ -write_cxxrtl, 584
│ │ │ │ │ -write_edif, 588
│ │ │ │ │ -write_file, 589
│ │ │ │ │ -write_firrtl, 590
│ │ │ │ │ -write_functional_cxx, 590
│ │ │ │ │ -write_functional_rosette, 590
│ │ │ │ │ -write_functional_smt2, 590
│ │ │ │ │ -write_intersynth, 590
│ │ │ │ │ -write_jny, 591
│ │ │ │ │ -write_json, 591
│ │ │ │ │ -write_rtlil, 596
│ │ │ │ │ -write_simplec, 597
│ │ │ │ │ -write_smt2, 597
│ │ │ │ │ -write_smv, 600
│ │ │ │ │ -write_spice, 600
│ │ │ │ │ -write_table, 601
│ │ │ │ │ -write_verilog, 601
│ │ │ │ │ -write_xaiger, 603
│ │ │ │ │ -write_xaiger2, 604
│ │ │ │ │ -xilinx_dffopt, 604
│ │ │ │ │ -xilinx_dsp, 604
│ │ │ │ │ -xilinx_srl, 605
│ │ │ │ │ -xprop, 606
│ │ │ │ │ -zinit, 607
│ │ │ │ │ + YosysHQ Yosys, Version 0.51
│ │ │ │ │
│ │ │ │ │ -623
│ │ │ │ │ +rmports (cmd/rmports), 493
│ │ │ │ │ +sat (cmd/sat), 493
│ │ │ │ │ +scatter (cmd/scatter), 496
│ │ │ │ │ +scc (cmd/scc), 496
│ │ │ │ │ +scratchpad (cmd/scratchpad), 497
│ │ │ │ │ +script (cmd/script), 498
│ │ │ │ │ +select (cmd/select), 498
│ │ │ │ │ +setattr (cmd/setattr), 503
│ │ │ │ │ +setenv (cmd/setenv), 503
│ │ │ │ │ +setparam (cmd/setparam), 503
│ │ │ │ │ +setundef (cmd/setundef ), 503
│ │ │ │ │ +share (cmd/share), 504
│ │ │ │ │ +shell (cmd/shell), 505
│ │ │ │ │ +show (cmd/show), 506
│ │ │ │ │ +shregmap (cmd/shregmap), 507
│ │ │ │ │ +sim (cmd/sim), 508
│ │ │ │ │ +simplemap (cmd/simplemap), 511
│ │ │ │ │ +splice (cmd/splice), 511
│ │ │ │ │ +splitcells (cmd/splitcells), 512
│ │ │ │ │ +splitnets (cmd/splitnets), 512
│ │ │ │ │ +sta (cmd/sta), 513
│ │ │ │ │ +stat (cmd/stat), 513
│ │ │ │ │ +submod (cmd/submod), 513
│ │ │ │ │ +supercover (cmd/supercover), 514
│ │ │ │ │ +synth (cmd/synth), 514
│ │ │ │ │ +synth_achronix (cmd/synth_achronix), 516
│ │ │ │ │ +synth_anlogic (cmd/synth_anlogic), 518
│ │ │ │ │ +synth_coolrunner2 (cmd/synth_coolrunner2 ), 520
│ │ │ │ │ +synth_easic (cmd/synth_easic), 521
│ │ │ │ │ +synth_ecp5 (cmd/synth_ecp5 ), 523
│ │ │ │ │ +synth_efinix (cmd/synth_efinix), 526
│ │ │ │ │ +synth_fabulous (cmd/synth_fabulous), 528
│ │ │ │ │ +synth_gatemate (cmd/synth_gatemate), 531
│ │ │ │ │ +synth_gowin (cmd/synth_gowin), 534
│ │ │ │ │ +synth_greenpak4 (cmd/synth_greenpak4 ), 536
│ │ │ │ │ +synth_ice40 (cmd/synth_ice40 ), 538
│ │ │ │ │ +synth_intel (cmd/synth_intel), 542
│ │ │ │ │ +synth_intel_alm (cmd/synth_intel_alm), 544
│ │ │ │ │ +synth_lattice (cmd/synth_lattice), 547
│ │ │ │ │ +synth_microchip (cmd/synth_microchip), 550
│ │ │ │ │ +synth_nanoxplore (cmd/synth_nanoxplore), 553
│ │ │ │ │ +synth_nexus (cmd/synth_nexus), 556
│ │ │ │ │ +synth_quicklogic (cmd/synth_quicklogic), 559
│ │ │ │ │ +synth_sf2 (cmd/synth_sf2 ), 562
│ │ │ │ │ +synth_xilinx (cmd/synth_xilinx), 564
│ │ │ │ │ +synthprop (cmd/synthprop), 568
│ │ │ │ │ +tcl (cmd/tcl), 569
│ │ │ │ │ +techmap (cmd/techmap), 569
│ │ │ │ │ +tee (cmd/tee), 572
│ │ │ │ │ +test_abcloop (cmd/test_abcloop), 573
│ │ │ │ │ +test_autotb (cmd/test_autotb), 573
│ │ │ │ │ +test_cell (cmd/test_cell), 574
│ │ │ │ │ +test_generic (cmd/test_generic), 575
│ │ │ │ │ +test_pmgen (cmd/test_pmgen), 575
│ │ │ │ │ +Tag Index
│ │ │ │ │ +
│ │ │ │ │ +torder (cmd/torder), 576
│ │ │ │ │ +trace (cmd/trace), 576
│ │ │ │ │ +tribuf (cmd/tribuf ), 576
│ │ │ │ │ +uniquify (cmd/uniquify), 577
│ │ │ │ │ +verific (cmd/verific), 577
│ │ │ │ │ +verilog_defaults (cmd/verilog_defaults), 579
│ │ │ │ │ +verilog_defines (cmd/verilog_defines), 580
│ │ │ │ │ +viz (cmd/viz), 580
│ │ │ │ │ +wbflip (cmd/wbflip), 581
│ │ │ │ │ +wrapcell (cmd/wrapcell), 582
│ │ │ │ │ +wreduce (cmd/wreduce), 582
│ │ │ │ │ +write_aiger (cmd/write_aiger), 583
│ │ │ │ │ +write_aiger2 (cmd/write_aiger2 ), 583
│ │ │ │ │ +write_blif (cmd/write_blif ), 584
│ │ │ │ │ +write_btor (cmd/write_btor), 585
│ │ │ │ │ +write_cxxrtl (cmd/write_cxxrtl), 586
│ │ │ │ │ +write_edif (cmd/write_edif ), 590
│ │ │ │ │ +write_file (cmd/write_file), 591
│ │ │ │ │ +write_firrtl (cmd/write_firrtl), 592
│ │ │ │ │ +write_functional_cxx
│ │ │ │ │ +(cmd/write_functional_cxx), 592
│ │ │ │ │ +write_functional_rosette
│ │ │ │ │ +(cmd/write_functional_rosette), 592
│ │ │ │ │ +write_functional_smt2
│ │ │ │ │ +(cmd/write_functional_smt2 ), 592
│ │ │ │ │ +write_intersynth (cmd/write_intersynth), 592
│ │ │ │ │ +write_jny (cmd/write_jny), 593
│ │ │ │ │ +write_json (cmd/write_json), 593
│ │ │ │ │ +write_rtlil (cmd/write_rtlil), 598
│ │ │ │ │ +write_simplec (cmd/write_simplec), 599
│ │ │ │ │ +write_smt2 (cmd/write_smt2 ), 599
│ │ │ │ │ +write_smv (cmd/write_smv), 602
│ │ │ │ │ +write_spice (cmd/write_spice), 602
│ │ │ │ │ +write_table (cmd/write_table), 603
│ │ │ │ │ +write_verilog (cmd/write_verilog), 603
│ │ │ │ │ +write_xaiger (cmd/write_xaiger), 605
│ │ │ │ │ +write_xaiger2 (cmd/write_xaiger2 ), 606
│ │ │ │ │ +xilinx_dffopt (cmd/xilinx_dffopt), 606
│ │ │ │ │ +xilinx_dsp (cmd/xilinx_dsp), 606
│ │ │ │ │ +xilinx_srl (cmd/xilinx_srl), 607
│ │ │ │ │ +xprop (cmd/xprop), 608
│ │ │ │ │ +zinit (cmd/zinit), 609
│ │ │ │ │ +
│ │ │ │ │ +625